首次成功保障：PCB EMC设计全攻略

作为元件应用平台，PCB（印制电路板）在电子产品中扮演关键角色：实现元件间电气连接，构成电子设备基础。其性能质量直接决定电子产品优劣。微电子技术飞速发展使众多电子产品协同工作，相互干扰日益加剧；PCB密度提升使设计质量成为决定干扰程度和抗干扰能力的关键。因此，除元件选型和电路设计外，优秀的元件布局走线也对PCB EMC（电磁兼容）设计至关重要，以确保电路实现最优性能。

EMC指设备/系统在电磁环境中正常工作、不向环境产生不可接受电磁干扰的能力。电磁干扰成因复杂，主要归结为工作频率过高、布局走线不当。在不可避免的高射频(RF)背景下，设计师实施PCB设计时应聚焦元件布局、走线、电源接地设计。不同层数PCB需考虑不同设计要素以达最优性能。

干扰源分析

差模电流与共模电流

a. 差模传输与共模传输

任何电路都包含共模(CM)和差模(DM)电流，二者决定RF发射程度，且差异巨大。给定一对导线/走线和参考回流源，两种电流均可存在。通常DM信号携带数据/有用信息；CM却给EMC带来最大麻烦，是DM电流的负面效应。DM传输定义为线对线传输，CM传输定义为线对地传输。闭合回路产生的最大场强可由公式计算：E = (场强 μV/m)；r = 闭合回路与测量天线距离(m)；f = 频率(MHz)；Iₛ = 电流(mA)；A = 回路面积(cm²)。

公式明确表明：场强与回路面积成正比。降低DM发射电平(TL)除减小源电流外，应收缩回路面积。

CM辐射源于电压降导致局部接地电压高于参考地。连接受影响接地系统的电缆视作CM辐射天线分量。远场分量由公式描述：K = 传输系数；I = CM电流(A)；l = 电缆长度(m)；f = 传输频率(MHz)；r = 距离(m)。

公式表明：场强与电缆长度成正比。降低CM传输靠减小CM电流和缩短电缆。

b. CM与DM相互转换

两条阻抗不同的信号线存在时，DM和CM可相互转换。阻抗主要由导线或梳状电容电感决定，与物理走线相关。大多数PCB走线应将寄生电容电感控制到最低，避免CM/DM产生。环境敏感电路需通过某种方法达到平衡，使各导体的导线或梳状电容等效于寄生电容。

c. 抑制CM/DM干扰通用方法

抑制CM/DM电流和RF干扰的根本准则：电流抵消或最小化。电流流过走线产生磁力线，进而产生电场，两者均能辐射RF能量。若磁力线抵消或最小化，RF能量消失，干扰随之消除。具体措施下文详述。

串扰

作为PCB设计关键要素，串扰贯穿全过程。串扰指走线、导线、电缆束、元件间不想要的电磁耦合，受电磁干扰影响。作为主要EMI传播途径，串扰导致走线间干扰。分为容性耦合和感性耦合：前者源于走线位于其他走线或参考平面上方；后者源于物理靠近的走线。平行走线串扰分前向和后向，PCB中后向串扰更关键。电路中电源与受干扰走线阻抗越大，串扰电平越高。增加走线边缘间距或减小走线与参考平面距离可控制感性串扰。

数字信号频谱分析

a. 数字信号

数字信号属性为方波，由基波和大量谐波正弦波组成。傅里叶变换可获取频域波形。脉冲重复周期越短，重复频率越高，谐波频率越高。理论上方波上升沿为零谐波无限，实际为梯形波（有上升/下降沿）。

b. 脉冲时域频域转换（傅里叶变换）

傅里叶变换将矩形脉冲分解为余弦/正弦波，符合公式：ADₙ为各余弦波振幅；n为谐波数；ω为角频率。

去耦与接地

a. 去耦设计

由电感电容组成的低通滤波器可滤除高频干扰。线上寄生电感减缓供电，降低驱动器输出电流。合理布放去耦电容、利用电感电容储能功能，可在通断瞬间为器件供电。直流回路负载变化引起电源噪声，去耦电容配置可抑制噪声产生。

b. 接地设计

对电子设备，接地是控制干扰关键手段。正确结合屏蔽措施可解决大多数干扰问题。

元件布局与走线

电路布局直接决定电磁干扰程度和抗干扰强度。合理布局不仅提升电路效率，还改善整体系统EMC。单元电路工作频率越高、速度越快、信号频谱越丰富，高频成分占比越高、干扰越强。按频率分：高频电路 > 中频 > 低频；按逻辑速度分：高速 > 中速 > 低速。据此布局应遵循以下设计：

除按频率/速度分类，功能和类型也可作为分类标准。详细措施后文详述，请继续阅读。

PCB EMC设计规则

挖掘出损害电路EMC性能的干扰源后，应制定针对性设计规则。以下是实现EMC成功的PCB设计规则。

表面布局

a. PCB尺寸考量

超大板：走线长、阻抗大、抗噪差、成本高。超小板：散热难、相邻走线串扰。推荐矩形，长宽比3:2或4:3。超200mm×150mm需考虑板材机械强度。了解厂商尺寸限制很重要，如PCBCart可做最小6×6mm、最大600×700mm。

b. 分区布局

数字、模拟、噪声源独立布局；高低频电路隔离；注意强弱信号分布及传输方向。

c. 以核心元件为中心

各功能电路核心元件为中心，同方向紧凑布局。易受干扰元件不相邻布局，防止信号耦合。

d. 敏感元件远离大功率

敏感信号元件远离电源大功率器件；敏感信号线严禁跨越大功率器件。热敏元件远离热源；温敏元件置于最低温区域。

e. 高压差元件增大间距

高压差元件间增大距离防短路；大功率元件布置在测试不可触及处并加绝缘保护。

f. 减少过孔

每个过孔带来0.5pF分布电容，减少过孔有利提升运行速度。

元件布局

a. 优先选用IC

相较分立元件，IC封装优势明显：焊点少、故障率低。选用信号斜率较慢器件减少高频成分。贴片器件缩短走线、降低阻抗、改善EMC。

b. 同类归类

按分类定位，不兼容元件独立布局防空间干扰。

c. 重元件固定

>15g元件固定后再焊接；大体重发热元件不上板，装机箱底板并保证散热、远离热敏元件。

d. 可调元件布局

电位器、可调电感、变容二极管、微动开关等，按系统结构要求：内调上板、外调兼容机板。

走线设计

通用走线规则遵循顺序：

除通用规则外，以下细节不可忽视：

• a. 选用多层板，内层定为电源层/地层，降低电源回路阻抗、阻止公共阻抗噪声、为信号线形成均匀地平面，改善信号线与地平面分布电容，抑制辐射关键。更多多层板设计要点见「PCB层数与EMC设计」。
• b. 高频信号电源线/地线/走线保持低阻抗。高频下这些均成收发干扰小天线。比起加滤波电容，降低其高频阻抗更重要。走线应短、粗、均匀。
• c. 电源/地/走线合理布局，短直以最小化信号线与回流线回路面积。
• d. 时钟发生器靠近时钟器件。
• e. 石英晶振外壳接地。
• f. 时钟域用地线包围，时钟线尽量短。
• g. 走线拐角用45°折线代替90°，减少高频信号传输耦合。
• h. 单/双层板电源/地单点连接，线尽量粗。
• i. I/O驱动电路靠近板边连接器。
• j. 关键走线加粗、两侧加保护地；高速线短直。
• k. 元件引脚尽量短，去耦电容用无引脚贴片电容。
• l. A/D器件数模地严禁交叉。
• m. 时钟、总线、片选信号远离I/O线和连接器。
• n. 模拟电压输入、参考电压端远离数字信号线，特别是时钟。
• o. 时钟线垂直于I/O线干扰小于平行；时钟引脚远离I/O电缆。
• p. 石英晶振或噪声敏感器件下严禁走线。
• q. 弱信号/低频电路周围不形成电流回路。
• r. 任何信号不形成回路；必须时尽量小。

走线细则

• a. 同向输出相反方向电流信号平行布局消除磁干扰。
• b. 极力减少印制导线不连续：线宽不突变、拐角>90°。
• c. 时钟线最易产生EMI，走线靠近接地回路。
• d. 总线驱动器紧邻被驱动总线；离板导线驱动器靠近连接器。
• e. 时钟/行驱动/总线驱动引脚承载大瞬态电流，印制导线尽量短。分立元件线宽约1.5mm；IC间0.2-1.0mm。
• f. 发热器件/大电流导线周围避免大面积铜箔，防长期高温导致铜箔鼓包脱落。必须用网格铜箔利于消除热粘附产生的逸气。
• g. 焊盘中心过孔直径适当大于元件引脚；焊盘过大易虚焊。

电源设计

不当电源设计产生大噪声降低产品性能。不稳定电源两主因：
#1 高速开关态瞬态交换电流过大；
#2 电流回路存在电感。
故PCB设计须全面考虑电源完整性，并遵循以下规则。

a. 电源去耦滤波设计

IC电源两端跨接0.01-0.1μF去耦电容可大幅降低板级噪声和浪涌电流。电流补偿下去耦电容越低越好，优先用贴片电容（引脚电感低）。

最有效滤波法：交流电源线加滤波器。防止耦合/回路，滤波器输入输出线从板两侧引出且尽量短。

b. 电源保护设计

含过流保护、欠压报警、软启动、过压保护。PCB电源部用保险丝过流保护。防熔断影响其他模块，输入电压设计维持电容。防过压误损元件，分布线与地间通过放电管、压敏电阻等建立等电位实现过压保护。

地设计

等电位基准点器件，地线电位不恒定。测量地线上不同点电位差大，最终导致电路工作误差。地线EMI主因在于地线阻抗。电流流过地线产生电压（即地噪声），驱动地线回路电流产生地回路干扰。两电路共用地线产生公共阻抗耦合。

地回路干扰对策：切割地回路、增加地回路阻抗、平衡电路。公共阻抗耦合对策：降低公共地线阻抗、并联单点接地。地线设计具体规则：

a. 数字地与模拟地分离

模拟/线性电路共存时相互隔离。低频电路多用单点并联接地；实战路由困难时可局部串联后并联。高频电路多用多点串联接地，地线短粗，高频元件周围大面积铺网格铜箔。

b. 地线尽量粗

地线越粗越好，通2倍允许电流增强抗噪。铺铜做地线避免死铜；同功能铜箔用粗导线连接确保地线质量、降噪。

c. 地线形成闭合回路

纯数字电路板，地线设计成环形回路可增强抗噪能力。

PCB层数与EMC设计

合理层数选择

单层、双层、多层板。
a. 单/双层板适用中低密度走线或低完整性电路。成本考量下多数消费电子用单/双层板。但结构缺陷导致EMI大、敏感外部干扰。
b. 多层板用于高密度走线、高完整性芯片电路。信号频率高、元件高密度分布时至少选4层。多层设计中专门安排电源层/地层，缩小信号线与地线距离，大幅减小所有信号回路面积。EMC视角下，多层板有效降低辐射、提升抗干扰能力。

单层PCB设计

单层板通常工作于几百kHz低频，高频设计条件受限：无RF回路、无完全闭合控制条件、明显趋肤效应、不可避免磁/环路天线问题。故单层板敏感于静电、快速脉冲、辐射/传导RF干扰。单层板设计不考虑信号完整性和端接匹配。优先电源地线设计，其次高风险信号紧贴地线（越近越好），最后其他线路。具体措施：
a. 关键电路信号网络电源地线沿电源盒接地点走线；
b. 按子功能走线，敏感元件及对应I/O端子/连接器严格考虑设计要求；
c. 关键信号网络所有元件相邻布局；
d. 多接地点时确保相互连接并含连接方法设计；
e. 其他线路：高RF耐受能力线路采用迷你通道设计，RF回流路径贯通。

双层/多层PCB设计

• a. 关键电源平面紧邻对应地平面产生耦合电容，配合去耦电容降低电源平面阻抗、获优异滤波效果。
• b. 相邻平面关键信号不跨越分割区，防回路放大、减辐射、降敏感度。
• c. 时钟/高频/高速等关键信号需相邻地平面。如信号层紧贴地平面为最佳走线层，可收缩回路面积、屏蔽辐射。
• d. 电源平面通常比地平面小，符合20H规则。

PCB EMC设计源于技术、知识、经验的复杂性。本文列举规则旨在为工程师提供基础概念指南，确保EMC设计首战告捷。实际上，优秀EMC设计要求工程师将尽可能多因素纳入板级设计，知其然更知所以然。