基于PCIE的高速密码卡PCB设计与研究

当前，互联网技术的飞速发展见证了电子邮件、在线支付和个人通信的大量应用。在此背景下，信息安全已成为世界各国的重要研究课题。 PKI（Public Key Infrastructure）技术利用公钥理论和技术提供安全服务。 PCIE（Peripheral Component Interface Express）技术作为应用串行数据传输和点对点互连技术的第三代I/O总线标准，在高速设备中得到了广泛的应用。在数字系统设计领域，较高的时钟频率导致在信号完整性、电源完整性和串扰等方面存在一些问题，传统的PCB设计无法满足系统稳定性的要求。

本文根据PCIE高速串行传输的优点，提出了一种基于PCIE的高速密码卡PCB设计方案。

整体设计方案

本设计采用Altera设计的属于Cyclone IV GX的FPGA芯片EP4CGX50CF23C6N，集成PCIE IP硬核模块，实现4路高速数据传输密码卡设计。芯片1、芯片2、芯片3、芯片4四种芯片，分别实现SM1、SM2/SM3、SM4、SSF33算法，实现密码卡初始化、密钥管理、备份恢复、权限等功能管理。密码卡应用于PC机，通过PCIE插槽与PC机主板相连，由PC机控制。 FPGA中的IP硬核用于实现PCIE，从而实现PCIE核与SRAM缓存和控制模块之间的通信。 NiosII 作为控制中心，实现了密码卡软件的功能。同时，附加密码芯片实现各接口模块与密码卡的通信。密码卡的硬件结构设计如下图1所示。

高速 PCB 设计

• 叠层和布局

叠层设计是最需要考虑的问题，合理的叠层设计可以抑制EMI（电磁干扰）辐射，使电源层或接地层的瞬态电压尽可能小，屏蔽信号和电源的电磁场。高速数字电路设计一般采用多层板和多电源。 PCB 堆叠设计是基于包括电路时钟频率、PCB 制造成本、引脚密度、制造周期和可靠性在内的综合要素来实现的。此外，多层板的层数应保持对称，板数应为偶数，因为不对称堆叠设计会导致板翘曲。本文设计的密码卡通过PCIE插槽与PC连接，电路板尺寸和形状固定，高约67mm，长约174mm，底部配置PCIE X4接口引脚。由于元件密度高、走线厚，PCB层数选为6层，分布信号层、电源层、信号层、电源层、接地层、信号层。本设计包含 3 个信号层、1 个接地层和 2 个电源层，提供信号完整性所需的环境。

PCB堆叠确定后，应实施元件组和布局。首先，要根据PCB的尺寸和图案对元器件的位置进行编程，考虑到线路连接、功能分区以及元器件之间的修整和美观。然后，必须根据组件电压的不同等级合理分配组件，使电压线尽可能短，这样可以减少电源噪声的干扰，增加电源的稳定性。芯片放置要注意其辅助电路与芯片的关系，以及晶振放置在时钟管脚后面。应避免将高噪声元件放置在晶振周围，并应靠近其驱动元件。此外，必须考虑每个芯片电源和信号引脚的放置，并根据连接线调整它们的位置和方向。由于密码卡的长宽比大于2:1，PCIE插槽、加载孔和指示LED的位置固定，所以在元件布局中必须首先考虑固定元件的元件布局。另外，由于元器件与FPGA之间的连接线较多，因此元器件布局应以FPGA为中心，优先于其他元器件的位置进行布局，以便有效利用PCB的顶部和底部空间，以有序排列。元件与元件及定位孔之间留有足够的空间。

• 电源设计

在高速电路板设计中，电源系统的设计直接关系到整个系统的成败。应将电源和地产生的噪声降到最低，以保证产品的可靠性。分层法中的电源分配方案的应用是指通过整个层上的金属来分配电源，降低电源阻抗和噪声，提高可靠性。由于PCB涉及多个电源，因此应采用多电源层设计，能够消除作为噪声环路的公共阻抗耦合干扰。去耦电容的应用能够解决电源完整性问题，因为电容只能放置在PCB的底层或顶层，因此连接去耦电容的导线应该短而宽。根据芯片材料，可以计算出通过电源线的电流，确定引线的宽度。引线越宽，它们可以承载的电流就越大。实验公式说明为：W（线宽：mm）≥L（mm/A）×I（电流：A）

PCB上的多个电源通过背板从电源板上获得一种或两种类型的电源，然后将电源转换为组件所需的其他电源。电源的转换分为两种架构：集中式电源架构和分布式电源架构。前者是指由一个独立的电源供电，然后转换成各种所需的功率，后者是指多级电源转换。由于集中式电源架构具有成本高、PCB面积大的缺点，本设计采用分布式电源架构。密码卡涉及6种电源，包括12V、3.3V、5V、2.5V、1.2V和1.8V。本设计从PCIE插槽中3.3V和12V电源的参与开始，然后3.3V电源通过电压转换芯片产生5V电源和1.8V电源，为插件和芯片3供电。接下来，12V电源是转换成2.5V电源给FPGA和芯片4供电。最后2.5V电源转换成1.2V电源给FPGA和芯片2供电。密码卡的分布式电源架构如下图2所示。

• 通孔设计

在高密度多层PCB的设计布局过程中，应打通孔，将信号从一层传输到另一层，以提供层与层之间的电通信。通孔的位置设计必须非常小心。焊盘上不能打通孔，可以用一根印刷线连接，否则会出现立碑、焊锡不足等问题。阻焊层必须涂在通孔焊盘上，距离设置为 4 mil，并且通孔不得放置在焊接侧芯片元件的焊盘中心。通孔的位置如下图3所示。

另外，通孔位置不能太靠近金手指，金手指的插件面应该有倒角。为了使电路板插入PCIE插槽，可以在插件板的两侧边缘设计(1~1.5)x45°的倒角。

• 高速信号路由

在布线过程中，必须合理调整分布，使连接线最少，以减少串扰。在高速数字信号走线过程中，靠近多电源层走线的信号层应远离电源参考面，以免信号电流产生返回通路。

由于高速电路的时钟信号频率较高，抖动、漂移和变形对系统影响很大，因此高速PCB设计要求信号波干扰小。因此，首先要考虑时钟分配和布线的问题。必须在高速时钟信号上进行布线，并且主时钟信号线的布线必须尽可能短、笔直且没有通孔和电源部分，以防止时钟和电源之间的串扰。当多个不同频率的时钟应用在同一个PCB上时，两条不同频率的时钟线不能保持平行。但是，对于使用相同频率时钟信号的多个组件，网络可以按蜘蛛型、树型和分支型分布。

在高速密码卡中，FPGA通过PCB上的晶振获得66.66MHz时钟。通过FPGA内部的固有锁循环后，产生200MHz的基本时钟，作为芯片2和芯片3操作时钟的接口。然后作为NiosII软核的固有分频电路和FPGA内部硬件电路的工作时钟提供100MHz时钟。分频16MHz为芯片2和芯片3的工作时钟，分频20MHz为芯片1和芯片4的工作时钟。时钟分布如下图4所示。

PCIE插槽和PC之间的高速信号传输是通过高速密码卡以差分对路由的方式实现的，避免了信号完整性问题。一般来说，差分对信号之间不要放置接地线，否则会破坏差分对信号之间的耦合效应。差分对信号走线后，在 PCB 高速信号周围敷铜，备用空间完全填满接地线，以提高电路的 EMI 能力。 PCB走线的关键是保持差分对的对称性。如果差分对的长度不兼容，数据读写的准确性会随着数据传输速率的降低而受到影响。为了保证系统在同一周期内读取数据的有效性，差分信号之间的延迟差异必须保持在允许的范围内，并且布线长度必须严格相同。因此，可以应用蛇形路由通过调整时间延迟来解决这个问题。本设计中PC通过PCIE和密码卡实现通信，通过差分对信号实现高速信号的收发，PCB走线长度控制在25mil以内。蛇形走线长度匹配图如图5所示。

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