嵌入载流子复合区的高保持电压硅控整流器：实现抗锁定、鲁棒ESD防护

摘要

本文提出一种兼容CMOS工艺的新型高保持电压硅控整流器（HHV-SCR），旨在提供卓越静电放电（ESD）防护。通过集成空穴（或电子）复合区（H-RR或E-RR），器件不仅利用轻掺杂N+（或P+）层复合寄生PNP（或NPN）晶体管基区少数载流子，还引入额外复合层抑制表面雪崩载流子。这种双层方法将保持电压（Vh）提升至8.1 V——是典型低触发电压SCR（1.8 V）的四倍以上——同时保持高失效电流（It2>2.6 A）和优于400%的优值因子（FOM）提升。

引言

半导体集成推动特征尺寸持续缩小，放大静电放电（ESD）对器件可靠性的影响。传统ESD防护元件如二极管和栅极接地N沟道MOSFET（ggNMOS）虽鲁棒但占用大量硅面积。低触发电压SCR（LVTSCR）作为紧凑替代方案出现，凭借嵌入式低触发电压（Vt1）ggNMOS实现单位面积大电流能力与快速响应。然而，LVTSCR固有的强正反馈导致极低保持电压（Vh=1–2 V），易触发锁定效应和瞬态误触发。现有提高Vh策略——如添加N+ ESD区、P+ LDD层或发射极电压钳位技术——通常需额外掩膜步骤，且因功耗增加或Vh不可调而降低ESD性能。

本工作提出新型高保持电压SCR（HHV-SCR），在无额外掩膜或工艺步骤下同时实现高Vh、高失效电流（It2）和可调Vh。传输线脉冲（TLP）测试证实Vh可提升至8 V以上，同时保持鲁棒It2和大FOM。

方法

器件性能经Synopsys Medici TCAD仿真评估。采用IMPACT.I、BGN、CONMOB、FLDMOB、SRH、SRFMOB模型捕捉雪崩电离、带隙变窄、载流子迁移率、肖克利-里德-霍尔复合。优化H-RR和E-RR结构以最大化Vh和功率密度（Pm）。制备的HHV-SCR和参考LVTSCR用商业TLP系统表征。

结构与机制

示意剖面图（图1a）和布局图（图1b）展示关键创新：悬浮N+和P+层形成H-RR和E-RR。H-RR中，轻掺杂N+（TN+）邻近阳极P+区，额外P+（TP+）置于悬浮N+旁。E-RR在阴极侧镜像此排列。高压ESD事件中，低击穿TN+/P阱/TP+结最先触发，引发雪崩电流激活寄生双极晶体管。H-RR（或E-RR）中悬浮N+（或P+）快速复合从阳极（或阴极）边缘注入的少数载流子，降低寄生晶体管电流增益（β）并消除表面双极效应。同时，复合区内额外P+（或N+）层捕获表面雪崩载流子，进一步抑制表面电流路径。这种双重复合机制在保持大电流能力的同时提升保持电压。

结果与讨论

仿真结果

LVTSCR与HHV-SCR TCAD仿真（图2）显示：固定器件长度（d2=0.5 µm）时，H-RR间距（d1）从0.6 µm减至0 µm，HHV-SCR的Vh从4.6 V增至8.1 V。缩短d1增强H-RR中悬浮N+复合效率，降低寄生β、提高Vh。延长d2至1 µm通过增加有效器件长度进一步改善Vh。在H-RR内添加重掺杂P+层（或E-RR内N+）使Vh从无额外层时的7.1 V升至约9.5 V（图2c）。调节悬浮层宽度（d5）可将触发电压（Vt1）从12 V调至9.0 V而不影响Vh（图2d），实现与5 V逻辑族兼容。

图3展示复合分布曲线与电流分布：d3=3.5 µm、d4=0 µm时（图3b）与d3=2.5 µm、d4=1 µm时（图3c）对比，直观展示双重复合层对载流子分布的调控作用。

实验结果

所有器件总宽度（W）50 µm、单指布局以便直接参数对比（见表1、2）。TLP测量（图4）显示：d1从0.6 µm减至0 µm时，HHV-SCR保持电压从5.5 V升至8.0 V，远超LVTSCR的1.8 V。增大d2至1 µm进一步提升Vh（图5）。钳位电压（VCL）在可接受范围内（HBM=2 kV，ITLP=1.3 A），尽管更强ESD应力对有限器件宽度构成挑战。指宽扩展至300 µm（d1=0.6 µm，d4=0.5 µm或0 µm）下保持VCL，同时实现极低动态电阻（Rdy≈0.7 Ω）、卓越ESD鲁棒性（It2>10 A）和高Vh=6.7 V。H-RR中额外P+层影响通过d4=0 µm与d4=0.5 µm器件性能差异得到验证。

结论

兼容标准CMOS工艺的HHV-SCR实现保持电压超8 V——比传统LVTSCR的1.8 V高出450%以上——同时维持高失效电流和FOM提升超400%。器件Vh可在5.5–8.1 V间调节且不牺牲面积或电流能力，功率密度性能超基准LVTSCR超200%。这些结果确立HHV-SCR作为现代ESD防护的紧凑、抗锁定、鲁棒解决方案。

数据与材料可用性

本研究生成或分析的所有数据均包含于发表文章中。