集成PMOSFET的抗锁定LVTSCR：28 nm CMOS中增强ESD保护

摘要

低压触发硅控整流器（LVTSCR）有望为低压集成电路提供静电放电（ESD）保护。然而，因其极低维持电压，通常易受锁定效应影响。本文在28 nm CMOS工艺中提出并验证一种嵌入额外P型MOSFET的新型LVTSCR（称EP-LVTSCR）。该器件具有更低触发电压（~6.2 V）和显著更高维持电压（~5.5 V），传输线脉冲（TLP）测试下失效电流仅降低23%。还表现出更低导通电阻（~1.8 Ω）和可靠漏电流（~1.8 nA @ 3.63 V），适用于2.5 V/3.3 V CMOS工艺ESD保护。通过TCAD仿真探讨并演示了触发机制和导通特性。

背景

半导体器件特征尺寸持续微型化，静电放电（ESD）对集成电路（IC）损害日益严重。先进工艺技术导致ESD保护器件制造成本大幅上升。因此，高面积效率和鲁棒性ESD保护器件设计极具价值。硅控整流器（SCR）器件因寄生双极结晶体管（BJT）强正反馈效应，能以小尺寸承受高ESD电流。但典型SCR触发电压（V_t1）高，超纳米级CMOS技术输入级栅氧化层击穿电压。为降低SCR V_t1，改性侧向SCR（MLSCR）通过在N阱和P阱边界插入重掺杂n⁺或p⁺区用于输入ESD保护。但MLSCR触发电压仍大于CMOS输出缓冲器输出晶体管击穿电压，无法单独提供高效输出ESD保护。为高效保护CMOS输出缓冲器，低压触发SCR（LVTSCR）通过在传统SCR插入短沟道NMOS（PMOS）器件实现更低触发电压（等效于插入NMOS/PMOS器件回跳触发电压）。但像传统SCR和MLSCR一样，LVTSCR也因极低维持电压（V_h约2 V）遭受锁定危害。锁定效应导致正常操作故障和持续大电流烧毁IC。改善LVTSCR V_h有多种方法。最常见扩大SCR寄生BJT基极区以降低发射极-基极注入效率，但会增加布局面积和导通电阻（R_on），导致失效电流（I_t2）大幅退化。优化方法在LVTSCR插入浮动N阱区以较少牺牲I_t2提高V_h，但R_on大导致小电流下导通电压超栅氧化层击穿电压，降低有效ESD保护电流。添加额外N-LDD/P-HALO层也可提高V_h，但仅兼容特定工艺，难广泛用于普通CMOS工艺。栅极接地NMOS触发LVTSCR（GGSCR）通过将嵌入NMOS漏极连至阳极提高V_h，但低电流下可能导致嵌入NMOS在SCR导通前损坏。近期文献[14,15]演示复合LVTSCR结构实现低V_t1和高V_h，但结构复杂、面积要求高，限制先进CMOS应用。因此，鲁棒、面积高效、免锁定ESD保护器件在先进工艺ESD保护中极具需求。本文针对2.5 V/3.3 V供电应用提出嵌入PMOS晶体管的新型LVTSCR结构（EP-LVTSCR）。器件在28 nm CMOS工艺制备，通过传输线脉冲（TLP）测量验证电气特性。利用技术计算机辅助设计（TCAD）仿真探讨物理机制。结果：该结构具备更高维持电压、更低触发电压和更低R_on，I_t2仅轻微下降，无需额外工艺步骤。

方法

本文研究传统LVTSCR和拟议EP-LVTSCR。图1a、b分别为两器件示意截面图，等效电路描绘于结构内含寄生晶体管和阱电阻。两器件均在部分ND区顶部放置硅化物阻挡（SAB）层，防止硅化物层形成产生压焊电阻。传统LVTSCR中，NMOS晶体管插入PWELL，漏极（ND）横跨NWELL和PWELL，源极和栅极共同接地（GND）（图1a）。ESD应力下，寄生侧向PNP BJT（Q1）和侧向NPN BJT（Q2、Q3）逐渐导通。Q1和Q2耦合构成SCR导通路径主导电流释放（虚线指示）。

相比传统LVTSCR，EP-LVTSCR在NWELL中嵌入额外PMOS晶体管（T1），其栅极和漏极通过金属连接至ND（图1b）。ESD脉冲施加于EP-LVTSCR阳极时，若冲击电压高于N⁺/PWELL击穿电压，反偏N⁺/NWELL/N⁺/PWELL/P⁺二极管先导通。雪崩倍增效应产生的空穴/电子流向阴极/阳极，增加NWELL/PWELL电流密度，进一步提高NWELL/PWELL跨压降。当R_NW1和R_NW2总压降（等效于T1源极-栅极电压-V_gs）超过其阈值电压（V_th约0.9 V），T1导通。随后寄生侧向NPN晶体管Q2、Q3依赖发射极-基极结导通被触发。T1导通降低NWELL间R_on，使Q2、Q3在更低电压触发。电流持续增加时，R_NW1压升至约0.7 V导通Q1和PMOS寄生侧向PNP晶体管（Q4）。最终SCR路径导通超支路导通。

多文献表明SCR维持电压主要由NWELL/PWELL耗尽区势差V_dep决定，与注入耗尽区少数载流子（电子/空穴）成反比。EP-LVTSCR支路路径可从SCR路径提取注入耗尽区的空穴/电子，从而提高V_h。为进一步演示EP-LVTSCR物理机制，进行TCAD仿真，集成迁移率、复合、热力学、有效本征密度等物理模型，采用外推、RelErrcontrol、直流计算等数学方法。对EP-LVTSCR和传统LVTSCR阳极分别施加1.2 A、上升沿10 ns ESD电流脉冲，器件基底视为唯一散热器，环境温度300 K。

EP-LVTSCR在500 ps和5 ns总电流密度分布仿真结果见图2a、b。500 ps时电流密度集中于T1和Q2晶体管，指示串联T1/Q2触发路径导通（图2a）。5 ns时SCR路径和支路均导通（图2b）。此时部分空穴/电子从P⁺/N⁺生成被从NWELL/PWELL提取流经支路，图2c、d展示水平空穴和电子电流密度分布。进一步对比传统LVTSCR和EP-LVTSCR在5 ns静电势分布（图3a、b）。EP-LVTSCR内部势峰更高。仿真结果直接证明EP-LVTSCR更高维持电压源于图1b所示支路路径。

结果与讨论

传统LVTSCR和EP-LVTSCR在28 nm 2.5 V/3.3 V逻辑CMOS工艺实现，宽度均40 μm，布局拓扑见图4a、b。为避免基底寄生效应，两结构均采用P型防护环（PGR）接地。ND中心轴与NWELL/PWELL结对齐，参数D1描述ND长度一半，D2为SAB区长度。

Hanwa TED-T5000 TLP测试仪（上升沿10 ns、脉冲宽度100 ns）测量ESD特性，TLP应力后3.63 V（1.1×VDD）直流偏压下测漏电流。图5显示EP-LVTSCR和传统LVTSCR实测TLP I-V和漏电流特性。EP-LVTSCR V_h达5.49 V，远高于传统LVTSCR 2.18 V。尽管V_h显著提升，I_t2仅下降约0.29 A，得益于支路电流路径辅助。EP-LVTSCR V_t1从6.49 V降至6.18 V。28 nm CMOS中2.5 V或3.3 V IO引脚ESD设计窗口为3.63–9.4 V（含10%安全余量）。因此EP-LVTSCR可作为克服传统LVTSCR锁定问题的2.5 V/3.3 V IO端口有效ESD保护方案。

通过修改设计变量D1、D2优化电气特性。图6展示两种不同D1的EP-LVTSCR TLP测量结果。I-V曲线显示两个回跳区，因多触发效应。第一回跳区I指示触发路径导通（图2a），第二回跳区II由SCR路径导通引起。D1从1.25 μm减至0.5 μm时，I_t2下降约0.1 A，第二回跳维持电流增加约0.17 A。因R_NW2和R_PW2（图1）随D1减小而降低，触发和维持SCR导通需更大电流。

图7展示三种不同D2的EP-LVTSCR TLP I-V结果。D2从0.75增至2.25 μm，ND压焊电阻逐渐增加，导致支路电阻增加，进一步增大R_on，可从图7 IV曲线斜率变化观察。结果V_h随D2增加从5.5升至5.8 V，I_t2无显著变化。

结论

在28 nm CMOS技术中设计制造了增强型ESD器件EP-LVTSCR，并通过TCAD仿真演示机制。相比传统LVTSCR，EP-LVTSCR具备更低触发电压（6.2 V）和显著更高维持电压（5.5 V），归因于改进触发机制和支路导通效应。V_h大幅提升下I_t2仅下降约20%。器件还具有更低导通电阻和可靠漏电流（~2 nA @ 3.63 V），高度适用于保护2.5 V/3.3 V I/O引脚。此外，得益于可调维持电压特性，EP-LVTSCR有望为5 V电源电路提供ESD保护。

数据与材料可用性

本研究期间生成或分析的所有数据均包含在已发表文章中。

缩略语

ESD:

静电放电

SCR:

硅控整流器

MLSCR:

改性侧向SCR

LVTSCR:

低压触发SCR

CMOS:

互补金属氧化物半导体

IC:

集成电路

V_t1:

触发电压

V_h:

维持电压

BJT:

双极结晶体管

R_on:

导通电阻

I_t2:

失效电流

TLP:

传输线脉冲

TCAD:

技术计算机辅助设计

SAB:

硅化物阻挡

V_th:

阈值电压

DC:

直流