评估鳍式场效应晶体管铜后端工艺中等离子体诱导的层间介质损伤

摘要

先进 CMOS 铜后端工艺（BEOL）实现的高密度互连导致金属层紧密排列。高深宽比金属线需要大量等离子体刻蚀工艺，可能引起层间介质（IMD）层的可靠性担忧。本研究提出新型测试图案，评估等离子体诱导充电效应对紧密金属线间 IMD 完整性的影响。发现等离子体充电强度与 IMD 层损伤间存在强相关性，并进行了全面分析。

引言

随着技术向亚 100 nm 节点演进，铜基后端工艺（BEOL）被广泛应用。紧密排列的互连由一系列等离子体增强刻蚀工艺[1-3]实现高深宽比通孔和金属线。众所周知，高能等离子体处理会导致晶体管栅极介质堆栈显著退化和潜在损伤，被认为是工艺诱导充电事件中的主要放电路径。为防止栅极介质质量可靠性问题，IC 制造商通常提供设计规则和指南，限制互连金属层的尺寸和长度[4,5]。随着复杂布线系统中金属层数增加，难以避免工艺诱导充电时通过层间介质薄膜的放电路径。低介电常数材料在 BEOL 工艺中的引入[6,7] 虽缓解了 RC 延迟问题，但隔离膜可能更易受充电应力影响[8,9]。等离子体充电应力在实现复杂 BEOL 布线的紧凑互连结构上造成的损伤，会严重影响先进 CMOS IC 的良率和可靠性。本研究结合先前报道的原位 PID 记录器[10-12]，提出新型差分测试图案，监测先进铜 BEOL 工艺中因额外放电路径可能产生的 IMD 损伤。不同晶圆位置记录的等离子体充电水平可通过新测试图案与 IMD 薄膜的等离子体充电损伤相关联。通过这些可用于标准测试结构的测试图案，可轻松揭示 IMD 结构的应力诱导失效行为，用于常规监测新失效模式和可能的 IMD 可靠性问题。

器件结构与方法

FinFET 集成电路的失效分析结果表明，两个紧密排列的隔离互连结构之间的层间介质层内可能存在潜在的陷阱态增加损伤（图 1）。随着先进 CMOS BEOL 工艺中线宽和通孔/金属互连间距激进缩小，大面积金属线作为天线收集的电荷，可通过金属间和通孔/栅极与金属线间的 IMD 放电，导致这些介质薄膜承受高场和/或大电流应力。将原位 PID 记录器[10-12]放置在每个晶粒上的两个差分测试图案旁，首先建立 12 英寸晶圆上的参考等离子体充电水平。

紧密互连图案间层间介质层的等离子体诱导损伤可关联到其隔离完整性的潜在退化

为确保等离子体充电电流通过金属层间介质层，图 2 中测试图案的 M2 节点在制作天线结构前被隔离。提出两种旨在增加等离子体充电应力下潜在损伤可能性的新型差分测试图案设计，如图 2a、b 所示。I 型图案器件仅在其对应天线收集电子时经历大电流应力，因为放电电流被导电路径上串联的 n+/p 结整流。而 II 型图案器件在两个方向均受应力[13]，即离子充电和电子充电均会被记录。本研究样品采用标准 16 nm 技术节点 FinFET/铜 BEOL 工艺制备。PID 记录器上的天线结构以及每个晶粒上放置的 I 型和 II 型图案器件均设计有大面积金属 3 结构。两种监测器件均采用差分配置，可放大并最小化可能导致 PID 效应误读的错位噪声。

新提出的差分测试图案示意图，旨在放大等离子体诱导的 a 负向和 b 双向应力下的潜在损伤效应，金属层间间隙设为 14 nm

实验结果与讨论

图 3 数据通过在金属 2 上施加 0–20 V、扫描速率 0.7 V/s 的电压扫描获得，可获得并比较几个 I 型测试图案器件两侧的击穿电压和 IMD 漏电流。制作 82,000 μm² 大面积 M3 天线时，等离子体工艺预期诱导天线充电。累积电荷预期通过电阻最低路径放电。数据显示部分样品出现早期介质击穿，而其他器件 IMD 相对完好、漏电流低。

连接 82,000 μm² 金属-3 天线的差分测试图案器件测得的漏电流。V_BD 定义为 32 nm 通孔长度下电流达到 1 nA 时的电压

充电事件中，预期较弱一侧将成为主要放电路径，导致左右两侧损伤程度失衡更显著。因此，仅左右两侧 V_BD 差异大的器件更可能源于等离子体充电。故将一对器件中较小的 IMD 击穿 V_BD 记录为与 PID 应力水平相关的数值。图 4a 展示晶圆上不同样品的三种典型特征，可分为：双侧均无击穿、单侧击穿、双侧击穿三组。图 4b 饼图显示 60 个晶粒上各组器件比例。无天线样品出现单侧击穿特征的几率远低。未经历等离子体充电应力的器件双侧多呈对称行为。这进一步表明，差分对中大多数非对称特征源于连接天线结构时的充电应力。

a 晶圆上测试对的不同击穿特征类型和 b 60 个晶粒上表现出不同击穿特征器件对的百分比比较

利用上述方法获得的 V_BD，比较 PID 水平与 I 型、II 型图案器件 V_BD 的晶圆图（图 5）。两种监测器件的 V_BD 晶圆图与 PID 记录器的参考充电水平高度相似（图 5a）。PID 电压被认为记录金属工艺中的电子和离子充电事件[14]。但晶圆上样品主要承受电子充电而非离子充电[14]。我们认为图 5a、b 晶圆图的圈出区域可见区域相关性。而图 5c 中 II 型图案的晶圆图与图 5a 无明显相似性，提示双向应力[15]可能对介质层产生次级效应，需进一步研究。图 6 对比了新测试图案测得的击穿电压与参考 PID 水平，显示晶粒 PID 水平越高，新测试图案的 V_BD 越低。此外，V_BD 与等离子体充电水平间建立了显著负相关。为研究单向和双向应力对 IMD 损伤的影响，图 7 汇总比较了 I 型和 II 型图案器件测得的 V_BD。60 个晶粒器件的 V_BD 累积分布显示，经历双向充电应力的器件更可能在较低电压下发生 IMD 击穿。这可由 IMD 两侧极性变化导致的不对称应力水平解释[16]。此外，施加 10 V 测得的应力诱导漏电流（SILC）是 IMD 薄膜内陷阱态增加的另一指标[17]。为进一步最小化工艺变异导致的晶粒间变异影响，使用每对的漏电流比作为指数进一步评估 IMD 损伤。图 8 显示同一晶粒上两种图案器件的漏电流比基本无相关性，即金属 1 和通孔 2 层错位对两种图案影响极小。电流比 R（定义为 I_LR/I_LL）是消除这些图案晶粒间变异噪声的更好指数。完全无偏器件上，主要充电应力发生在右侧或左侧应完全随机。此处发现电流比存在偏倚效应，分布中位数不在 1。为确保仅计入等离子体充电效应导致的损伤，R 为归一化电流比（图 9 定义）。晶圆中心分布图中，I 型图案器件的 R_N 与 PID 记录器的等离子体应力水平相当吻合。而易受双向应力器件的 R_N 无法完全用记录的 PID 水平解释，这可能源于晶圆上额外离子充电事件导致 II 型图案器件 R_N 水平显著升高。