全 CMOS 兼容 4T2R nv-SRAM：基于 STI-RRAM 自抑制负载实现零静态功耗高速运行

摘要

提出一种新型 4 晶体管/2 电阻（4T2R）非易失性 SRAM（nv-SRAM），将基于浅沟槽隔离（STI）的电阻式随机存取存储器（RRAM）直接集成于标准 CMOS 逻辑工艺中。该单元采用自抑制负载机制，在保持传统 SRAM 快速读写特性的同时实现数据非易失性存储。因 RRAM 位于浮动节点相邻的 STI 区域，设计保持完全逻辑兼容性且无需额外工艺层，数据保持期间实现零静态功耗。

研究背景

随着 CMOS 进入纳米级，标准 SRAM 单元漏电流急剧上升，静态功耗达便携和物联网设备不可接受水平。研究者探索多种单元拓扑和偏置方案缓解此问题，常引入 RRAM 或 MRAM 等非易失性存储元件以消除保持功耗并保持速度。但集成这些 NVM 通常需额外 BEOL 层或专用工艺步骤，增加复杂度和寄生电容拖慢访问时间。早期工作引入零静态功耗 4T nv-SRAM，利用靠近浮动节点的 STI-RRAM。本文扩展该概念，呈现完全逻辑兼容的 4T2R nv-SRAM，在 40 nm CMOS 逻辑流程中实现零保持功耗与高速操作。

研究方法

STI-RRAM 单元结构

3D STI-RRAM 设计（图1a）将过渡金属氧化物（TMO）薄膜置于 N+ 源区和钨塞之间。通过在 STI 中精确定位接触点，与 N+ 扩散区保持间距 Δd，可精确控制 TMO 厚度进而控制器件电阻。TEM 图像（图1b）和布局示意图（图1c）确认 RRAM 形成高电阻（≈10⁸ Ω）初始态。实验数据（图2a）显示 Δd 与初始电阻明确相关；Δd=10 nm 产生最低成形电压且低电阻态（LRS）和高电阻态（HRS）分布有利（图2b）。成形/置位时选择晶体管限流，改善耐久性（图4b）。栅电压（V_G）控制 LRS 读电流（图3），可精确调节负载电阻。调节字线（WL）成形电压可设定 R_L,L 值；WL 0.75-1.25 V 产生 20-400 kΩ R_L,L（图3）。降低 R_L,L 增加待机电流（图7）但扩大两态电阻窗口。置位/复位时间在 V_SL=2 V 和 2.8 V 优化（图4a）。增量阶跃脉冲编程算法下 RRAM 经受 10⁶ 循环读窗口稳定（图4b）。

非易失性 SRAM 概念

4T2R nv-SRAM（图5）嵌入两个 STI-RRAM 作为非易失性存储节点和负载电阻。它们位于 Q 和 QB N+ 区与 STI 接触之间，布局紧凑使 RRAM 与晶体管同层。截面图（图5b）展示无额外 BEOL 金属层的无缝集成。单元支持易失和非易失双模式。平衡态下两负载电阻相等（R_L1=R_L2=R_L,L），表现为常规 4T SRAM。非易失性写入数据时，自抑制机制基于存储锁存值复位一侧 RRAM（图6）。复位后可关断电源实现零保持功耗。重新施加 V_DD 从 RRAM 恢复锁存态，如需可施加整体置位脉冲刷新存储。初始化时整体成形脉冲（V_D=2.8 V）通过控制 WL 电压将 R_L1 和 R_L2 设为相同 R_L,L（20-370 kΩ），单元达平衡态准备常规 SRAM 操作。自抑制写入（图9）用 300 ns、2 V 脉冲选择性复位一侧 RRAM，非易失性存储锁存数据同时另一侧 RRAM 保持相反电阻态。掉电后重新上电，不平衡 RRAM 自动馈送锁存节点恢复易失数据（图11），恢复在几纳秒内完成。

结果与讨论

电学分析

操作状态间转换条件列表 1。通过初始化时调节 WL 电压，R_L,L 可在 20-400 kΩ 调节。降低 R_L,L 增加待机电流（图7）但拓宽电阻窗口增强动态读写裕量。静态噪声裕度（SNM）测量（图8a）显示平衡单元在全 R_L,L 范围维持 SNM，WL 电压低于 V_DD 时获得合理读裕量。动态读写波形（图8b）确认亚纳秒访问时间；较高 R_L,L 略微减慢上拉但可接受。非易失性写入由 300 ns、2 V V_PP 脉冲完成。图9b演示 RRAM 对一侧选择性复位清晰，另一侧不变。即使初始负载比 2 MΩ/400 kΩ 不平衡，单元仍能成功写入两逻辑态（图10c）。上电后锁存节点自动恢复（图11）。这些结果确证自抑制机制可行性。

寄生效应与对比

因 STI-RRAM 位于与 SRAM 晶体管同一扩散层，设计避免额外 BEOL 金属堆叠，导致锁存节点寄生电容可忽略。版图后仿真（图12）确认即使金属层数增加寄生电容仍保持低位，与后端 RRAM 或 MRAM 实现形成对比。因此 4T2R nv-SRAM 实现比前作更快动态读取和更低功耗。表2汇总关键指标，突出状态切换电压与寄生开销权衡。

工艺变差诱导静态噪声裕度退化

RRAM 电阻和晶体管阈值电压（V_T）工艺变差影响 SNM。蒙特卡洛仿真（图14）显示 R_L,L 和 V_T 变差收窄 SNM 分布。自抑制机制缓解部分敏感性，但深亚微米节点需进一步工艺调优以维持鲁棒裕度。

结论

演示集成 STI-RRAM 的 4T2R nv-SRAM 于 40 nm CMOS 逻辑工艺，无额外掩膜步骤。单元提供自抑制和自恢复功能、保持期零静态功耗、最小寄生电容、高速操作。这些特性使 STI-RRAM 基 nv-SRAM 成为未来系统中低功耗、高密度非易失性逻辑存储的有力候选方案。