基于 ZrO₂ 栅介质的高迁移率锗 nMOSFET

摘要

本文演示了采用 ZrO₂ 栅介质的高迁移率锗 nMOSFET，并对比了臭氧（O₃）处理、O₃ 后处理及无 O₃ 处理三种不同界面特性的器件。结果显示：经 O₃ 处理的 ZrO₂ 栅介质 Ge nMOSFET，当等效氧化层厚度（EOT）为 0.83 nm 时，峰值有效电子迁移率（μ_eff）达 682 cm²/Vs，超越相同中等反型电荷密度（Q_inv）下的硅通用迁移率。而采用 Al₂O₃ 界面层的 O₃ 后处理器件，μ_eff 显著提升，在 Q_inv = 5×10¹² cm⁻² 时比硅通用迁移率提高约 50%。这些结果表明 ZrO₂ 介质在高性能 Ge nMOSFET 中具有应用潜力。

背景

锗（Ge）因其更高的载流子迁移率和更低的工艺温度，相较于 Si 器件具有优势，使其成为超微缩 CMOS 逻辑器件及三维集成电路顶层薄膜晶体管（TFT）的替代材料。过去几年，针对 Ge p 沟道 MOSFET，大量研究聚焦于表面钝化、栅介质及沟道工程，显著提升了 p 沟道器件电性能。但对于 Ge n 沟道 MOSFET，栅极堆叠的不良界面层导致的低有效载流子迁移率（μ_eff）严重限制了器件性能。各种表面钝化技术（Si 钝化、等离子体后氧化、InAlP 钝化）及多种高 κ 介质（HfO₂、ZrO₂、Y₂O₃、La₂O₃）已被探索用于提升电子 μ_eff。研究表明 ZrO₂ 与 Ge 结合可形成稳健界面，因 GeO₂ 界面层能与 ZrO₂ 反应互混。Ge p 沟道器件已报道良好的空穴 μ_eff，但电子 μ_eff 仍有巨大提升空间。本工作制备 ZrO₂ 栅介质 Ge nMOSFET，旨在全反型电荷密度范围内实现超越 Si 的电子 μ_eff，在 Q_inv = 5.0×10¹² cm⁻² 处实现 50% 的电子 μ_eff 提升。

实验

图 1a 展示 4 英寸 p 型 Ge(001) 晶圆（电阻率 0.136–0.182 Ω·cm）上 Ge nMOSFET 关键工艺流程。源/漏（S/D）区磷离子注入（剂量 1×10¹⁵ cm⁻²，能量 30 keV），经 600°C 退火活化。预栅清洗后，晶圆进入原子层沉积（ALD）腔室形成栅介质层：晶圆 A 为 Al₂O₃/O₃ 氧化/ZrO₂，晶圆 B 为 ZrO₂，晶圆 C 为 O₃ 氧化/ZrO₂。晶圆 A 中 0.9 nm Al₂O₃ 用于 O₃ 氧化时保护沟道表面。晶圆 A、C 均在 300°C 下 O₃ 氧化 15 min。所有晶圆 ZrO₂ 厚度约 3.3 nm。随后物理反应溅射沉积 TiN（100 nm）栅金属，光刻刻蚀形成栅电极。S/D 区沉积 25 nm Ni，最后 350°C、30 s 后金属化退火（PMA）形成 Ni 锗化物并改善界面质量。图 1b、c 为器件截面示意图与显微镜图像。HRTEM（图 2）显示：晶圆 A 的 Al₂O₃/GeOₓ 界面层统一厚度 ~1.2 nm（含 0.2–0.3 nm GeOₓ）；晶圆 B 仅有超薄 GeOₓ 界面层。

结果与讨论

图 3a、b 为三晶圆 Ge MOS 电容的 C-V 与 J-V 特性。提取 EOT 分别为：晶圆 A 1.79 nm，晶圆 B 0.59 nm，晶圆 C 0.83 nm。对比晶圆 B、C 可知 GeOₓ 界面层给晶圆 A、C 带来 ~0.25 nm 额外 EOT，3.3 nm ZrO₂ 贡献 ~0.6 nm EOT，κ 值 ~21.8，与非晶 ZrO₂ 报道值一致。晶圆 B 的 GeOₓ 界面层厚度可忽略。晶圆 A 的 GeOₓ/Al₂O₃ 界面层 EOT ~1.2 nm，晶圆 C 的 GeOₓ 界面层 EOT ~0.25 nm。通过减薄界面层、改善界面质量、提高 ZrO₂ 介电常数（如 NH₃/H₂ 等离子体处理）可进一步降低 EOT。图 3c 将本工作 J-EOT 特性与文献报道 Ge 器件对比，趋势一致，表明漏电流差异主要源于 EOT 差异。

图 4a 为三晶圆 Ge nMOSFET 的 I_D、I_S 与 V_GS 曲线（栅长 L_G=4 μm，栅宽 W=100 μm）。晶圆 A 器件表现出劣化的 I_D 漏电流底噪和亚阈值摆幅（SS），图 4b 为点 SS 随 I_D 变化曲线。除 EOT 增大导致 SS 增加外，Al₂O₃ 插入层可能导致 Ge 沟道禁带内界面陷阱密度（D_it）较高。输出特性（图 4c）显示晶圆 A 器件驱动电流显著高于 B、C。考虑到相同的 S/D 形成条件，驱动电流提升意味着更高 μ_eff。Al₂O₃ 层未导致 Ge 沟道导带附近 D_it 性能劣化。

图 5a 为不同 L_G（2–10 μm）下总电阻 R_tot 与 L_G 关系（栅过驱动 0.6 V，V_D=0.05 V）。拟合直线截距提取 S/D 电阻 R_SD ≈ 13.5 kΩ·μm，三晶圆一致，符合相同 PMA 和 S/D 工艺。沟道电阻 R_CH 由斜率 ΔR_tot/ΔL_G 得出，用于计算 μ_eff。采用 Hill 法提取界面陷阱密度 D_it：晶圆 A、B、C 中 gap D_it 分别为 3.7、3.2、2.3×10¹² eV⁻¹cm⁻²。晶圆 A 中 gap D_it 最高，与图 3a、4a 结果一致，导致较大耗尽电容色散和较高 I_DS 漏电流。但晶圆 A 导带附近 D_it 应较低，因其 μ_eff 优于 B、C。

μ_eff 计算公式：μ_eff = 1/[W·Q_inv·(ΔR_tot/ΔL_G)]。Q_inv 由积分测得的 C_inv-V_G 曲线获得。图 5b 对比三晶圆及文献报道的 μ_eff-Q_inv 曲线。晶圆 A、C 峰值 μ_eff 分别为 795 和 682 cm²/Vs，晶圆 B 为 433 cm²/Vs。晶圆 A 器件在高场下 μ_eff 显著优于晶圆 B、C、文献报道器件及全 Q_inv 范围内的硅通用迁移率。在 Q_inv = 5×10¹² cm⁻² 处，μ_eff 比硅通用迁移率提升 50%。这表明插入 Al₂O₃ 保护沟道表面、防止 ZrO₂ 与 GeOₓ 互混，实现了高质量栅介质/Ge 界面，提升迁移率特性，与超薄 EOT Ge MOSFET 研究一致。晶圆 C 器件 μ_eff 在 Q_inv = 2.5×10¹² cm⁻² 处超越硅，但随 Q_inv 增加迅速衰减，表明 O₃ 氧化虽改善界面质量，但未能有效抑制高 Q_inv 下的表面粗糙度散射，因 ZrO₂ 与 GeOₓ 互混产生氧空位增加短程有序粗糙度。优化 O₃ 氧化工艺或减薄 Al₂O₃ 界面层，可在保持高 Q_inv 下高 μ_eff 的同时降低 EOT。

结论

本文研究了栅介质结构与形貌对 Ge nMOSFET 电特性的影响。Al₂O₃/ZrO₂ 栅介质带来显著优于硅通用迁移率的 μ_eff。插入 Al₂O₃ 层虽提升 μ_eff，但不可避免增加 EOT。无 Al₂O₃ 的 Ge nMOSFET 经 O₃ 氧化后沉积 ZrO₂，峰值 μ_eff 达 682 cm²/Vs，在相似 Q_inv 下超越硅通用迁移率。