最小项与最大项：卡诺图化简完全指南

在数字逻辑设计中，我们常化简布尔表达式以减少门数并提升性能。虽然大多数教材聚焦于最小项和（SOP）解，但每个 SOP 都有互补的最大项积（POS）形式，对某些逻辑家族可能更有优势。

理解最小项

最小项 是仅对单一输入组合产生 1、其余均为 0 的布尔乘积项。在卡诺图（K 图）或真值表中，最小项表现为被零包围的单个“1”。例如，最小项 ABC 对应 K 图单元格 111，而 A'BC' 对应 010。

映射最小项步骤：

• 识别要映射的乘积项。
• 将项转换为二进制等价形式。
• 在该二进制值指示的 K 图地址处放置 1。
• 对 SOP 表达式中每个乘积项重复上述步骤。

所有最小项绘制完后，将 1 按 1、2、4、8……个单元格（2 的幂）分成尽可能大的块。每个块对应简化 SOP 表达式中的一个乘积项。将块的二进制值转回乘积项：1 替换为真变量，0 替换为补变量。

从最小项到 SOP

SOP 化简遵循直接流程：

• 形成覆盖所有最小项的最大 1 分组。
• 写出每组的二进制值。
• 将二进制值转为乘积项。
• 将所有乘积项求和，得到简化的 SOP 表达式。

理解最大项

最大项 是最小项的对偶。它仅对单一输入组合产生 0、其余均为 1。在 K 图中，最大项表现为被一包围的单个“0”。例如，最大项 (A+B+C) 由 K 图单元格 000 表示，因为只有组合 (0,0,0) 使或表达式为假。

在 K 图上放置最大项步骤：

• 识别要映射的和项。
• 转换为二进制表示。
• 取该二进制值的补码。
• 在补码指示的 K 图地址处放置 0。
• 对 POS 表达式中每个和项重复。

从最大项到 POS

POS 化简镜像 SOP 过程，但操作 0：

• 形成覆盖所有最大项的最大 0 分组。
• 写出每组的二进制值。
• 补码该二进制值。
• 将补码值转为和项。
• 将所有和项相乘，得到简化的 POS 表达式。

实例：POS 化简

考虑要化简为 POS 形式的布尔表达式：

步骤：

1. 将七个最大项作为 0 映射到 K 图，通过补输入变量定位各单元格。
2. 将 0 分成尽可能大的块（2 的幂）。
3. 对每组，写出二进制地址，补码，转为和项。
4. 将所有和项相乘，形成最终 POS 表达式。

此方法得出门数最少的 POS 表达式。

实例：从 POS 表达式导出 SOP

给定 POS 表达式，可通过以下步骤导出 SOP：

1. 将最大项 0 映射到 K 图。
2. 其余单元格填 1。
3. 对 1 分组并转为乘积项。
4. 将所有乘积项求和，产生 SOP 形式。

可从门数和输入复杂度比较 SOP 与 POS 版本，确定对特定逻辑家族（TTL 对 CMOS）最具成本效益的实现。

用 TTL 门实现

使用 TTL 器件时，NAND 门是最易得的构建块。应用德摩根定理，可将 SOP 表达式转为 NAND-NAND 结构：

• 将每个与门替换为与非门。
• 将最终或门替换为与非门，并将反相器前移到前级与非门的输入端。
• 将与非门未用输入接逻辑高。
• 按数据手册标注各门（U1-a, U1-b 等）并分配引脚号。

此方法在保持逻辑等价的同时，为 TTL 家族产出高效硬件设计。

物理电路设计

逻辑设计定型后，可用标准 TTL 封装绘制原理图：

• 7404 — 六反相器 (U1)
• 7432 — 四或门 (U2)
• 7408 — 四与门 (U3)
• 7420 — 四输入与非门，通过反相输入用作四输入或门。

为每个门分配唯一标识符与引脚分配，然后用印制电路板 (PCB) 量产。接地未用输入并确保适当去耦以维持信号完整性。

结论

通过掌握最小项与最大项在卡诺图上的映射，理解 SOP 与 POS 的对偶性，设计师可为目标技术选择最高效实现。无论使用 TTL 还是 CMOS，上述原理都为逻辑综合与硬件实现提供可靠基础。