80 dB 动态范围、100 MHz 带宽、2.4 GHz 时钟率连续时间 ΔΣ 调制器

摘要

ΔΣ 调制器带宽受限于时钟率，因需满足过采样率要求。随着纳米级 CMOS 工艺快速发展，可设计宽带宽、高动态范围连续时间 (CT) ΔΣ 调制器用于高频应用。本文提出一种三阶 4 位单环前馈拓扑 CT ΔΣ 调制器，采用 40 nm CMOS 工艺，在 2.4 GHz 时钟率下实现 80 dB 动态范围 (DR) 和 100 MHz 带宽 (BW)，功耗 69.7 mW (1.2 V 供电)。

引言

无线通信应用 (如蜂窝标准) 对模数转换器 (ADC) 更高信号带宽 (BW) 和动态范围 (DR) 需求驱动 ADC 快速演进。LTE-Advanced 标准带宽要求达 100 MHz。奈奎斯特 ADC (典型流水线 ADC) 用于宏基站以满足高 BW，但不可或缺的输入缓冲器 (驱动热噪声限制开关输入电容) 和抗混叠滤波器导致显著功耗和设计复杂度。流水线 ADC 依赖精确级间增益，需高增益宽带残留放大器和校准技术，增加复杂度和功耗。ΔΣ ADC 以过采样和噪声整形技术著称，性能高、功耗效率好。但过采样率 (OSR) 要求 (通常 >16) 导致采样频率超 GHz。近期利用纳米级 CMOS 实现多 GHz 时钟率，已提出超过 50 MHz BW 的 ΔΣ ADC。高频 ΔΣ ADC 通常采用连续时间 (CT) 实现而非离散时间 (DT)。DT 靠开关电容电路实现，精度依赖电容匹配，工艺变化鲁棒性强，且对时钟抖动免疫性优 (电容和开关时间常数足够小)。但采样操作在调制器前执行，需抗混叠滤波器。为保证稳定性，DT 调制器运算放大器需比 CT 更宽单位增益带宽 (UGBW)。总之，DT 调制器提供高精度但带窄，广泛用于智能传感器、生物医学成像等计量应用。相比之下，CT 调制器在高频应用设计上投入更多，复杂度和功耗相当。

工艺限制时钟率下追求更高 BW 意味着更低 OSR。为获得足够 DR，需激进噪声整形，即高阶噪声传递函数 (通常 ≥3)，常通过环路滤波器级联实现。但高阶环路滤波器带来功耗、不稳定、设计复杂。多级噪声整形 (MASH) 架构 (级联低阶局部 ΔΣ 调制器，无反馈路径) 缓解稳定性问题但对失配敏感。多比特量化器虽能指数级增加比较器数量获得高 DR，但复杂度高。本文描述 40 nm CMOS 下实现 80 dB DR、100 MHz BW、69.7 mW 功耗的 CT 调制器。文章结构：方法部分描述拓扑和电路实现；结果与讨论展示仿真结果；结论总结。

方法

图 1 为三阶单端 CT ΔΣ 调制器原理图 (单端简化)。三阶噪声整形在 DR 和环路稳定性间取得良好折中。采样率 2.4 GHz，OSR=12，相对较高 OSR 确保 >100 MHz BW 下高 DR。包含三个 RC 积分器、4 位量化器、4 位电流控制 DAC。积分器采用创新低功耗前馈放大器实现高能效。反馈 DAC 具有半采样周期额外延迟，放宽量化器亚稳态要求。快速反馈路径由无源加法器实现，直接由量化器驱动实现超额环路延迟 (ELD) 补偿。采用前馈拓扑以功耗效率换取带外信号传递函数。

放大器设计

ΔΣ 调制器需高放大器增益保证噪声传递函数。但实现多 GHz 时钟的纳米级工艺本征增益低，故采用三级放大器获足够直流增益 (图 2)。前馈拓扑与米勒补偿结合改善相位裕度且不降低单位增益带宽。前馈放大器是实现高增益、足够 UGBW 和相位裕度 (PM) 的常用方案。前馈路径产生的左半平面零点可有效抵消极点负相移，但需前馈路径放大器高跨导 (g_m) 且功耗大。复用偏置电流省电但限制 g_m 值。g_m 不足导致零点超出 UGBW 无法提供足够 PM。通过添加米勒补偿电容和消零电阻，提供位于总体 UGBW 以下的优化零点。

图 3 为第一积分器放大器晶体管级原理图。M1-M4 组成输入级，M9,M10 和 M13,M14 分别组成二、三级。M5-M8 和 M11,M12 构建两条输入-输出高速前馈路径，与二、三级放大器共享偏置电流。一级输出共模 (CM) 局部固定。二、三级输出 CM 由跨 CMFB 放大器的二级反馈路径 (M7,M8 和 M13,M14) 固定。图 4a 为带全负载的第一积分器放大器后仿真开环响应，图 4b 为闭环响应。第一积分器达 3.6 GHz UGBW、57.8° PM，功耗 10.5 mW (1.2 V)。二、三级积分器采用相同拓扑缩放偏置电流，UGBW 分别 4.7、3.3 GHz，PM 均 ~58°，功耗分别 4.3、17.3 mW。

量化器与 DAC

量化器和 DAC 各含 16 单元 (图 5)。量化器为 4 位闪速 ADC，17 抽头电阻分压器产生 16 级编码器。量化器操作周期受 ELD 限制小于半采样周期以保环路稳定，是限制最大 BW 关键模块。为实现高速闪速 ADC，采用三级比较器架构：前置放大级、动态比较器级、对称置位-复位 (SR) 锁存器 (图 6)。前置放大级为两级电阻负载差分对，输出跨接复位开关以快速恢复。不同于传统动态比较器，差分对和交叉耦合反相器分两部分以最小化每条电流路径晶体管数，适应低电压供电。时钟高电平时动态比较器开始比较决策；时钟由高变低复位两输出为 0，触发对称 SR 锁存器再生锁存。因每分支仅一晶体管激活，对称 SR 锁存器具强负载驱动能力，允许小尺寸晶体管实现显著关断速度和低功耗，且双输出信号延迟相等。DAC 单元前的 D 锁存器为低电平敏感 (相对时钟电平)，确保半 ELD 持续时间。图 7 为 PMOS 电流控制 DAC 单元晶体管级电路。

结果与讨论

原型 ΔΣ 调制器在 40 nm CMOS 工艺实现。图 8 为 10.2 MHz 输入下后仿真 SNR 和 SNDR 随输入幅度曲线，达 80 dB DR。图 9、10 分别为 -3.52 dBF 单音输入在 10.2 MHz 和 97 MHz 下仿真频谱 (0 dBF 对应 2.4 Vpp 满量程)。SNDR 分别为 77.47 dB 和 76.53 dB。图 11 功耗细分：积分器 32.1 mW，量化器 25.4 mW，DAC 6.2 mW，其他 (时钟缓冲、偏置电流、基准电压) 6.0 mW，总 69.7 mW。基于 DR 计算 Schreier FOM 为 171.6 dB。表 1 对比多项前人工作，本调制器在同等带宽下实现最高 FOM。

结论

本文提出三阶 4 位单环前馈 CT ΔΣ 调制器，40 nm CMOS 工艺下 2.4 GHz 时钟率实现 80 dB DR、100 MHz BW。低功耗放大器结构带来高能效，总功耗 69.7 mW (1.2 V)，Schreier FOM 171.6 dB。

缩略语

ADC:

模数转换器

BW:

带宽

CT:

连续时间

DR:

动态范围

DT:

离散时间

ELD:

超额环路延迟

LTE-A:

长期演进高级版

OSR:

过采样率

PM:

相位裕度

UGBW:

单位增益带宽