ALD-AlN厚度对c面GaN界面与电学性能的影响

摘要

本文考察原子层沉积（ALD）AlN厚度对Pt/AlN/n-GaN MIS二极管界面与电学特性的影响。7.4 nm AlN产生最高界面与氧化物陷阱密度，而0.7 nm膜呈主导Al-O键合、XPS谱无清晰AlN峰。氧贯穿AlN层导致界面态累积，厚膜尤甚。热发射（TE）模型描述7.4 nm器件正向偏置行为，0.7 nm样品需不同输运模型。两厚度反向漏电均以Fowler-Nordheim（FN）隧穿而非Poole-Frenkel（PF）发射为主，凸显势垒不均匀性与缺陷辅助隧穿在该结构中的作用。

研究背景

III-族氮化物半导体凭借宽禁带、高电子饱和速率、强击穿场，成为光电（LED、激光二极管、UV探测器）与大功率电子器件（HEMT、功率开关）核心材料。实现低缺陷、高质量金属/半导体界面对最小化钉扎费米能级、阻碍势垒调制的电子陷阱至关重要。AlN拥有6.2 eV禁带、高热导率、与GaN仅1.1%晶格失配，是极具吸引力的钝化候选。~300°C ALD-AlN兼容CMOS工艺，能生长均匀高k介质层。但ALD-AlN常含大量氧杂质，降低电学性能。Al₂O₃、HfO₂等高k氧化物作钝化层可引入深界面态（通过Ga-O键）。反之薄AlN层已证实能调制GaN接触势垒高度，但厚度依赖的界面性能系统研究稀缺。本工作在n-GaN上沉积0.7、1.5、7.4 nm AlN，评估其界面化学与电学行为，填补空白。

方法

材料与器件制备

商用c面块状GaN晶片（300 µm，5×10¹⁴ cm⁻³，位错密度1.5×10⁷ cm⁻²）切割成5×5 mm芯片。1:1 HCl:H₂O清洗后装入CN-1热ALD反应器（三甲基铝与NH₃前驱体），350°C沉积。通过调节ALD循环数控制AlN厚度，得0.7、1.5、7.4 nm膜，FS-1椭偏仪验厚。蒸发50 nm Pt（直径500 µm）作肖特基顶电极，100 nm Al作背面接触。对照制备Pt/n-GaN肖特基二极管。

表征手段

温度依赖I-V（−5 V至+5 V，80–400 K）用HP 4155B分析仪配热卡测量。电容-电压（C-V）数据（0.1–1 MHz）用HP 4284A LCR表获取。横截面STEM像验证层厚。能量色散X射线光谱（EDS）提供元素深度分布。单色Al Kα源X射线光电子能谱（XPS）考察界面化学。

结果与讨论

结构验证

STEM横截面确认AlN厚度在椭偏仪值±0.2 nm内。0.7 nm膜局部区域呈不连续，7.4 nm层均匀连续。

正向偏置输运

半对数I-V曲线（图2a）显示：0.7 nm器件漏电大于对照，1.5 nm与7.4 nm器件抑制电流。TE分析得势垒高度：对照0.77 eV，0.7 nm 0.61 eV，1.5 nm 0.83 eV，7.4 nm 1.00 eV。理想因子同趋势：1.63（对照）、4.19（0.7 nm）、1.83（1.5 nm）、1.57（7.4 nm）。0.7 nm厚度为转折点：势垒下降、复合增加。

电容-电压行为

低频C-V（≤10 kHz）下0与0.7 nm器件显示反型，指示缺陷诱导深耗尽——厚AlN层无此现象。EDS深度分布显示对照样品Pt扩散入GaN，AlN≥1.5 nm时抑制扩散，确证AlN势垒作用。高频C-V滞后（图5插图）揭示陷阱密度：对照4.2×10⁹ cm⁻² eV⁻¹，1.5 nm 9.3×10⁹ cm⁻² eV⁻¹，7.4 nm 3.6×10¹¹ cm⁻² eV⁻¹。7.4 nm膜因此拥有最大界面/氧化物陷阱。

界面化学（XPS）

0.7 nm样品Al 2p谱显示74.1、75.6 eV峰（AlO_x与Al-OH），指示AlN形成不完全、Al-O键合主导。7.4 nm膜呈清晰AlN峰73.6 eV及次要Al₂O₃分量（O 1s~531.8 eV）。Ga 2p_3/2谱：厚膜显示1117.4 eV分量（Ga-Al键合），薄膜显1118.0 eV（GaN）与1119.2 eV（Ga₂O₃）峰。7.4 nm样品AlN/GaN界面附近氧浓度显著降低，但贯穿全膜，暗示氧相关缺陷态推高D_it。

反向偏置漏电

温度依赖J-V数据（图7）显示7.4 nm器件反向漏电随温度升高比正向电流更陡峭。修正理查森图确证：势垒不均匀性用TE建模拟合7.4 nm数据（σ₀=0.204 V）但不适用0.7 nm（σ₀=0.147 V）。FN隧穿主导两器件：300 K势垒高度0.7 nm为1.67 eV，7.4 nm为0.78 eV。厚膜势垒降低与其高陷阱密度一致，促进陷阱辅助隧穿。Poole-Frenkel拟合得非物理大介电常数，排除PF发射为主导漏电机制。

器件设计启示

研究表明：AlN≥1 nm有效抑制Pt扩散、减少深能级陷阱，但过厚（>5 nm）引入显著界面与体陷阱，降低势垒、增加FN漏电。1.5 nm AlN取得平衡：适度提升势垒、低陷阱密度、可接受漏电。这些洞见指导GaN基HEMT与功率器件钝化层优化，特别是CMOS集成场景。

结论

本文证实AlN厚度关键决定ALD-AlN/n-GaN MIS二极管界面质量与漏电。7.4 nm膜呈最高界面/氧化物陷阱密度；0.7 nm膜受Al-O键合困扰、缺乏稳健AlN层。反向漏电均以Fowler-Nordheim隧穿为主，厚膜因氧相关缺陷呈现更低有效势垒。优化AlN厚度——理想1–1.5 nm——平衡势垒增强与陷阱形成，铺平高性能GaN器件之路。

缩略语

ALD

原子层沉积

AlN

氮化铝

C-V

电容-电压

FN

Fowler-Nordheim

J-V

电流密度-电压

PF

Poole-Frenkel

TE

热发射

XPS

X射线光电子能谱