增强型双栅和部分P埋层的超低导通电阻LDMOS

摘要

本文呈现一种横向双扩散MOS（LDMOS）晶体管，实现前所未有的比导通电阻（R_on,sp）8.5 mΩ·mm²，同时击穿电压（BV）达43 V。器件采用增强型双栅架构，在P阱下形成高掺杂N埋层；并在N漂移区下设计策略性部分P埋层。这些创新分别降低沟道电阻（R_c）和缓解垂直电场峰值，使导通电阻较前代设计改善37%。解析导通电阻模型和详细仿真数据确认R_on,sp与BV的权衡，指导掺杂浓度和层几何优化。

背景

现代模拟功率IC要求晶体管兼具低导通电阻和高击穿电压。对LDMOS器件，漂移区传统上主导电阻-电压权衡[1-20]。前期工作引入超浅沟槽隔离（USTI）LDMOS[21]，优化深度和圆角角度获优性能。但在低电压区间沟道电阻成为R_on,sp显著贡献，需针对漂移区和沟道区的新设计策略。

方法

开发具增强型双栅和部分P埋层的LDMOS。器件物理用IMPACT.I、BGN、CONMOB、FLDMOB、SRH、SRFMOB仿真包建模。推导解析导通电阻框架剖析漂移电阻和沟道电阻贡献，指导系统优化N埋层和部分P埋层以达最小R_on,sp和最大BV。

结果与讨论

图1a展示器件剖面，突出双栅结构（沟槽栅+N埋层）和漂移区下部分P埋层。N埋层在P阱下提供低电阻路径，大幅降低R_c；部分P埋层延伸耗尽区、抑制峰值电场，从而提升BV。关键尺寸参数汇总表1。

图1b描绘等效导通电阻模型，总导通电阻为漂移电阻（R_d）与沟道电阻（R_c）串联和。沟道中表面栅和沟槽栅路径并联，得R_c = (R_chs+R_acc)‖(R_cht+R_nb)。通过高掺杂N埋层降低R_nb直接降低R_c而不影响其他指标。漂移电阻通过引入部分P埋层最小化，利用早期研究证实的RESURF效应。

图2展示单栅和双栅配置下R_c随N埋层掺杂浓度（N_nb）变化。双栅结构在N_nb=5.5×10¹⁶ cm⁻³时R_c降低34%。进一步增加掺杂致R_c持续上升，至≈1.05×10¹⁷ cm⁻³发生穿通。解析模型与仿真高度吻合，验证其设计优化适用性。

图3a考察不同P阱掺杂（N_pwell）下N_nb对BV影响。低N_nb时BV稳定，穿通启动后下降。选N_pwell=2×10¹⁷ cm⁻³平衡阈值电压和击穿性能。图3b击穿时电流密度分布确认选定参数无穿通。

为进一步降低漂移电阻同时保持高BV，在N漂移区下引入部分P埋层（ΔL_pb）。图4a显示ΔL_pb=0.1 µm、掺杂1×10¹⁷ cm⁻³获得峰值BV 43 V。部分P埋层构型等势线延伸更深，降低N漂移/P埋层界面峰值电场（图4b）。该设计缓解垂直场应力、促进电荷平衡。

电荷平衡分析（图5a）指示最优N_pb=1×10¹⁷ cm⁻³配合N漂移掺杂5.5×10¹⁶ cm⁻³实现目标BV>40 V且保持低R_on,sp。图5b突显STI厚度（T_sti）影响；0.3 µm厚度得BV 43 V并缓解多晶场极板边缘下场峰值。

图6将本LDMOS与现有双极-CMOS-DMOS（BCD）技术基准对比。设计沿用N埋层和P阱同套掩膜，兼容成熟BCD工艺流程。较早期LDMOS（8.5 vs 13.3 mΩ·mm²），新结构比导通电阻降低37%同时实现43 V BV。

结论

引入高掺杂N埋层降低沟道电阻、部分P埋层提升击穿电压的LDMOS晶体管，实现8.5 mΩ·mm²比导通电阻和43 V BV，较前代提升37%。制造流程完全兼容现有BCD工艺，可即时集成至先进模拟功率IC。随半导体尺寸持续缩放，在保持架构优势前提下缩短沟道长度可进一步降低R_on,sp。