阶梯厚度设计提升双栅隧穿场效应晶体管效率：仿真研究

摘要

双栅隧穿场效应晶体管（DG TFET）有望突破漏电流和亚阈值摆幅（SS）的限制，但其对称源/漏结构导致严重的双极性行为。为抑制双极性电流，必须在源漏间引入不对称性。本文利用二维仿真，研究了具有阶梯沟道厚度（SC TFET）的DG TFET性能。通过阶梯沟道厚度引入源漏不对称性，预期可缓解双极性行为。结果表明，SC TFET较常规DG TFET显著降低了双极性电流。深入讨论了SC TFET的物理机制，并考察结构参数对起始电压、亚阈值摆幅、开态/双极态漏电流的影响，以确定最优结构。

背景

随着极限缩放持续推进，传统MOSFET的CMOS技术面临漏电流增加、亚阈值摆幅（SS）恶化等挑战。隧穿场效应晶体管（TFET）利用带间隧穿（BTBT）机制，有望突破漏电流和SS限制。基于硅的TFET具备高可靠性、低成本优势，但受限于BTBT速率，开态电流远低于MOSFET。为发掘硅基TFET潜力，近年提出多种新颖结构增强开态电流。双栅TFET（DG TFET）改善了BTBT速率、提升开态电流，但双极性电流也随之增加。为进一步抑制双极性电流，必须在源漏间引入不对称性。栅极-漏极下覆和降低漏极掺浓是常用手段，但前者需增大源漏距离，后者会增加串联电阻。前人工作表明，结合低介电常数间隔层和顶底接触配置可进一步缓解漏极下覆TFET的双极性效应，提示组合不对称策略有助于提升TFET性能。我们此前工作证实不对称鳍宽FinFET可改善性能。沟道厚度t_si对DG TFET的BTBT速率有显著影响，故源端与漏端沟道厚度不对称有望进一步抑制双极性电流，值得深入研究。

本文研究阶梯沟道厚度DG TFET（SC TFET）的各项性能，通过阶梯厚度引入源漏不对称以减小双极性电流。论文安排：第2节介绍器件结构与仿真设置；第3节深入讨论SC TFET机制，详细分析结构参数对传输曲线、起始电压（V_onset）、平均SS、开/双极态漏电流的影响；第4节总结结论。

结构与仿真

SC TFET示意图如图1a。源区附近沟道厚度t_si1与漏区附近t_si2不等，沟道区某处阶梯式变化。阶梯高度H和位置L_s分别表示厚度差和阶梯距源区距离。有效氧化层厚度（EOT）1 nm。源区高掺p型（10²⁰ cm⁻³），漏区高掺n型（10²⁰ cm⁻³）以降低串联电阻，沟道区轻掺n型（10¹⁷ cm⁻³）。为分析不同沟道厚度下起始电压，金属栅功函数固定4.5 eV，栅长等于沟道长L_ch = 50 nm。仿真采用Sentaurus TCAD I-2013.12版。掺杂依赖模型和场依赖迁移率模型分别用Philips统一迁移率模型和Lombardi迁移率模型。启用费米-狄拉克统计、肖克利-里德-霍尔与奥热复合模型。为处理高掺源漏区，激活带隙收窄模型。基于WKB近似的非局域BTBT模型（经实验结果[28]调优）和密度梯度量子化模型保证仿真精度。起始电压定义为亚阈值摆幅最大时的栅电压。平均SS从关态电流提取至I_d = 10⁻¹¹ A/μm。

结果与讨论

传输曲线与机制

图1b展示SC TFET与常规DG TFET的对数/线性坐标传输曲线，标注开态、关态、双极态。TFET期望高开态电流、低双极态电流，要求低V_onset和SS、宽关态电压范围。常规DG TFET中，t_si=10 nm时V_onset=0.04 V、平均SS=44.8 mV/dec；t_si=20 nm时V_onset=0.1 V、平均SS=50.6 mV/dec。前者开态电流比后者提升94.7%，主因SS和V_onset降低。但前者关态范围仅0.17 V，后者达0.45 V，导致后者双极态电流比前者低3个数量级。

为公平比较，SC TFET设t_si1=10 nm、t_si2=20 nm，阶梯位置在沟道中点（L_s=25 nm）。SC TFET兼具高开态电流和宽关态范围：开态电流与t_si=10 nm常规DG TFET相近，平均SS=45.8 mV/dec、V_onset=0.03 V；关态范围提升123.5%，双极态电流较t_si=10 nm常规DG TFET降低3个数量级。SC TFET开态特性近似窄沟道常规DG TFET，关/双极态曲线近似宽沟道常规DG TFET，从而同时实现低SS、低V_onset和宽关态范围。

为探究物理机制，对比开态、起始点附近、双极态下的BTBT速率与能带图（图2-4）。BTBT速率强烈依赖沟道厚度，公式（1）表明I_BTBT随t_si减小而增大。开态下BTBT主要发生在源结附近，故源侧沟道厚度决定开态BTBT速率。SC TFET的BTBT速率分布与t_si=10 nm常规DG TFET相似。能带图显示SC TFET最小隧穿距离位于源结、与t_si=10 nm常规DG TFET相当，而t_si=20 nm常规DG TFET隧穿距离显著更宽，故BTBT速率较低。

起始点附近（栅压近零），SC TFET BTBT速率最高，其次t_si=10 nm常规DG TFET，t_si=20 nm最低。最小隧穿距离位于沟道中心，宽沟道器件隧穿距离更长，说明沟道厚度也显著影响起始点BTBT速率，V_onset依赖沟道厚度。SC TFET虽与t_si=10 nm常规DG TFET最小厚度相同，但BTBT速率更高，归因于栅极转角引起的势分布变化（亦见于文献[32,33]）。故V_onset从低到高依次为：SC TFET、窄沟道常规DG TFET、宽沟道常规DG TFET。

双极态下（图4），BTBT主要在漏区产生。常规t_si=10 nm DG TFET BTBT速率最高；SC TFET与t_si=20 nm常规DG TFET相近，因SC TFET漏侧沟道较宽。能带图证实双极态最小隧穿距离位于漏区，SC TFET和宽沟道器件隧穿距离大于窄沟道器件，导致双极态电流较低。

H和L_s对直流特性的影响

固定t_si1=10 nm，变化H（图5）。H对开态电流影响小，但随H增大双极态电流显著降低、关态范围改善。双极态电流降低幅度随H增大而趋缓，因双栅耦合效应随沟道增厚减弱，BTBT速率逐渐与沟道厚度无关，致双极态电流饱和。提取不同H和t_si1下的V_onset、BTBT速率、平均SS、开/双极态电流（图5b-d）。V_onset随H增大单调下降（栅极转角改变势分布），随t_si1增大而升高（削弱BTBT）。平均SS随H增大单调上升（因V_onset下降、驱动相同电流所需栅压范围变宽），随t_si1增大而劣化（栅控能力减弱）。开态电流与H无关、强依赖t_si1（源侧主导）；双极态电流随H增大下降（漏侧增厚削弱BTBT），H<10 nm时下降更陡峭（薄沟道耦合效应强）。

变化L_s（图6）。L_s=0 nm对应t_si2常规DG TFET，L_s=50 nm对应t_si1常规DG TFET。L_s显著影响双极态电流和关态范围：L_s<30 nm时双极态电流和关态范围相近；L_s>30 nm时双极态电流大幅上升。V_onset随t_si1增大升高；除常规DG TFET外，SC TFET的V_onset随L_s增大单调上升（阶梯结构降低BTBT速率）。平均SS随t_si1增大劣化；L_s减小会扩大厚沟道区、削弱整体栅控、劣化SS。开态电流近似对应t_si1常规DG TFET；L_s<30 nm时双极态电流近似对应t_si2常规DG TFET；L_s=40 nm时双极态电流剧增，甚至超过t_si1=20 nm常规DG TFET，因栅极垂直部分靠近PN结增强隧穿面积。故L_s应<40 nm以抑制双极态电流。

为确定最优参数，固定t_si1=10 nm，正交仿真考察H和L_s联合影响（图7）。双极态随H增大显著降低，但收益递减，H=15 nm为最优（更大H仅增面积）。降低L_s也能降低双极态电流，尤其配合大H时。但过低L_s会劣化SS（图7b）：SS随L_s增大缓慢上升、随L_s减小急剧上升，L_s≈25 nm为折衷最优值。综上，H=15 nm、L_s=25 nm为最优参数，兼顾低双极态电流和低SS。

制造工艺

SC TFET可行制造工艺如图8。利用垂直结构更易实现阶梯沟道。工艺流程：(a) Si衬底沉积SiN和光刻胶；(b) 光刻刻蚀SiN、刻蚀形成沟道、垂直砷离子注入退火形成N⁺区；(c) 沉积隔离氧化层保护漏区；(d) 灰化和修整（反应离子刻蚀）减薄SiN厚度和宽度；(e) 刻蚀引入阶梯沟道厚度；(f) 后续类似常规垂直TFET：栅氧生长、栅极沉积、硅暴露、源区注入。

结论

通过二维仿真研究了阶梯沟道厚度DG TFET（SC TFET）电学性能。阶梯厚度引入源漏不对称，显著缓解双极性行为。SC TFET兼具对应t_si1常规DG TFET的开态特性和对应t_si2常规DG TFET的关/双极态曲线，同时实现宽关态范围、低双极态电流和低SS。深入阐述了物理机制，系统考察结构参数对V_onset、SS、开/双极态电流的影响，确定最优结构：H=15 nm、L_s=25 nm。阶梯沟道厚度架构提供了一种替代不对称方法，且组合不对称策略已被证实有效，本工作为TFET进一步性能提升奠定基础。