双侧栅极控制源漏对称TFET优化：结构参数与双向性能

摘要

本文提出一种双侧栅极控制的源漏对称可互换双向隧穿场效应晶体管（B-TFET），相比传统非对称TFET，具有双向开关特性并兼容CMOS集成电路。详细探讨了N⁺区和P⁺区掺杂浓度、N⁺区长度、本征区长度等结构参数对器件传输特性、I_on/I_off比和亚阈值摆幅（SS）的影响及内在物理机制。

引言

功耗是集成电路行业的核心问题。器件导通时需达到临界电流，对应的栅极电压为阈值电压；关断时栅极电压应不同于导通临界值，称为关态电压。亚阈值摆幅（SS）适用于关态至临界导通态之间的器件，定义为电流增加一个数量级所需的栅极电压变化。器件设计优良时，临界导通电流、阈值电压和关态电压确定，更小的SS意味着亚阈值区电流变化更剧烈、关态静态电流更小、静态功耗更低。广泛应用于集成电路的金属氧化物半导体场效应晶体管（MOSFET）受限于热发射机制，SS无法低于60 mV/dec（室温下精确值63 mV/dec）[2]。为突破此限制，基于硅技术的隧穿场效应晶体管（PIN或NIP TFET）近年被提出[3]。常规TFET在p型和n型半导体间插入低掺杂本征层，通过调控量子隧穿而非热发射实现开关，不受麦克斯韦-玻尔兹曼分布尾部限制，SS可低于60 mV/dec[4]，有望作为节能电子开关替代MOSFET成为下一代集成电路基本单元[5,6]。

为改善TFET的SS、正向导通电流和反向漏电，许多研究集中于器件通道与栅极结构优化[7-12]、不同功函数栅介质材料[13-15]、不同介电常数栅介质[15-20]，以及双栅[21-27]、环绕栅[28-33]结构的解析建模。硅基TFET相比MOSFET的劣势在于正向电流较小，正向电流大小由隧穿电流生成效率决定。可通过减小带隙或隧穿区厚度提高效率，因此窄带隙半导体材料[34-38]和异质结隧穿结构[39-44]得到广泛发展。此外，二维材料作为超薄隧穿层引入TFET也被深入研究。可靠性方面，源区掺杂对带隙交织[45]、陷阱辅助隧穿对亚阈值特性[46]、随机掺杂对器件性能扰动[47]均有报道。但现有研究多针对单个TFET基本特性，根本目标是提供低功耗基本结构单元替代MOSFET，需在特定电路中验证兼容性。目前基于TFET的电路设计研究逐渐展开，如模拟混合信号电路[48-50]、数字逻辑电路[50,51]、电源管理电路[52]及MOSFET/TFET混合电路[53]。然而，常规TFET源漏掺杂类型相反导致结构不对称，无法完全替代源漏对称的MOSFET。

以n型TFET为例，p型杂质侧为源区，n型杂质侧为漏区，工作时需从漏到源施加正电位差。若互换源漏电极，p型区处于相对高电位，形成的PN结始终正偏，栅极控制失效，TFET几乎常导通无法关断。因此，需利用晶体管双向开关特性的电路功能模块（如传输门）难以用不对称TFET实现。为解决此问题，我们提出源漏对称可互换双向TFET（B-TFET）[54]，具有双向开关特性且兼容CMOS工艺。本文提出平面沟道双侧栅极控制B-TFET，详细基于物理分析阐述N⁺、P⁺区掺杂浓度、N⁺区长度、本征区长度等关键结构参数对传输特性、I_on/I_off比、SS的影响，并对这些参数进行优化。

方法

图1a为双侧栅极控制N型B-TFET平面沟道示意俯视图，图1b为截面图。与常规TFET不同，B-TFET完全对称：硅体两侧为可互换的P⁺掺杂源漏区，栅极位于硅体两侧，整体结构对称。N⁺掺杂区位于硅体中央。L、W为器件总长宽；L_i为本征区长度；L_N+为N⁺区长度；L_S/D、W_S/D为P⁺源漏可互换区长宽；T为硅体厚度；t_ox为栅氧化层厚度；t_i为源漏区与栅氧间本征隧穿区厚度。本文开启费米统计模型、CVT迁移率模型、俄歇复合模型、带隙变窄模型及标准带带隧穿模型等物理模型。器件参数见表1。

结果与讨论

图2a、b展示不同N_D（10¹⁸–10²¹ cm⁻³）下的传输特性、I_on/I_off比和平均SS。图2a中，N_D影响反偏漏极-源极漏电流强度。掺杂浓度增加显著抑制漏电流，正向电流变化不大。图2b显示SS和I_on/I_off也受N_D影响。掺杂浓度增加导致反向漏电流显著抑制，静态工作点电流降低，平均SS随之减小。正向电流受影响远小于反向漏电，故I_on/I_off随掺杂浓度增加而增大。图2c、d为N_D = 10¹⁹ cm⁻³和10²¹ cm⁻³时反偏二维势分布。栅极反偏时，正偏漏极与反偏栅极间产生强电场，导致漏极区附近强烈带带隧穿。产生的电子-空穴对中，电子直接流出漏极，价带空穴须经N⁺区、源侧本征区流至源极形成连续漏电流。为最小化漏电流，需有效阻挡带带隧穿产生的空穴流出N⁺区。高浓度N⁺区在P⁺/N⁺界面形成更大势差，因高浓度N⁺区产生更大电子浓度差，更多电子向两侧本征区扩散，增加N⁺区电离后正电荷（主要为施主），提高P⁺/N⁺势差。高掺杂N⁺区电离后电位高于源漏两侧，能更有效阻挡漏极区附近隧穿产生的空穴，从而更有效降低漏电流。

除N⁺区掺杂浓度外，N⁺区长度也是显著影响反偏漏电流的关键参数。图3a、b展示不同L_N+下的I_ds-V_gs传输特性。反偏漏电流随L_N+增加大幅下降。图3b显示SS和I_on/I_off也受L_N+影响。L_N+增加显著抑制反向漏电流，静态工作点电流和平均SS降低。正向电流受影响远小于反向漏电，I_on/I_off随L_N+增加而增大。图3c、d为L_N+ = 2 nm和80 nm时反偏二维空穴浓度分布。L_N+ = 2 nm时N⁺区最小空穴浓度>10¹⁷ cm⁻³；L_N+ = 80 nm时<10¹⁴ cm⁻³。N⁺区变长增强其阻挡空穴通过的能力。作为N⁺区非平衡少数载流子，区域越长，空穴通过前与电子复合越多，从而抑制连续反偏漏电流。平均SS可降至40.2 mV/dec，I_on/I_off可超10¹⁰。

图4a、b展示不同L_i下的I_ds-V_gs特性及SS、I_on/I_off变化。正向电流随L_i增加而减小，因本征区电阻与其长度成正比。为最大化正向电流，应最小化本征区长度。但减小本征区长度会增强源侧P⁺区与N⁺区间本征区电场，导致该区带弯曲大于漏极侧，诱导更多反偏漏电流。图4c、d为L_i = 4 nm和100 nm时反偏二维势分布。最短L_i（4 nm）时，源侧本征区电场远强于漏极侧，漏电流近乎恒定、与栅压无关。图4b显示L_i最优范围约7–10 nm，SS降至谷值41 mV/dec，I_on/I_off升至近10⁸最大值。

图5a、b展示不同N_A下的I_ds-V_gs特性及SS、I_on/I_off变化。增加P⁺区掺杂浓度可获得更小SS和更大正向电流。反偏漏电流受N_A变化影响不明显，但正向电流随N_A增加而增大。图5b显示增加N_A可同时改善SS和I_on/I_off。图5c、d为N_A = 10¹⁹ cm⁻³和10²¹ cm⁻³时反偏二维电场分布。增加N_A增强本征隧穿区电场，产生更多电子-空穴对，增强B-TFET正向电流。

综上，N_D和N_A均应设为最大可能值。L_i最优范围7–10 nm。但静态功耗与L_N+存在权衡。图6展示优化B-TFET不同L_N+下的I_ds-V_ds特性。L_N+可根据静态功耗设计要求选择。为兼顾I_on/I_off > 10⁸，建议L_N+ ≥ 20 nm。导通电流提升至约6×10⁻⁶ A，SS降至38 mV/dec。

结论

本文分析了双侧栅极控制源漏对称可互换双向隧穿场效应晶体管的结构参数影响及内在机制。详细讨论了N⁺区浓度与长度、P⁺/N⁺间本征区长度、P⁺区浓度等关键参数影响。相比常规TFET，B-TFET对反偏漏电流有更强抑制能力，可获得更低平均SS和更高I_on/I_off。且因结构对称、源漏可互换及双向开关特性，更兼容CMOS电路。