刻蚀参数对Ge/Si FinFET沟道制备及器件性能的影响

摘要

在绝缘体上硅（SOI）衬底上形成Ge鳍状结构时发现，干法刻蚀工艺必须严格控制，否则会导致Ge过度刻蚀或形成不良Ge鳍剖面。若刻蚀失控，顶部Ge/SOI结构被刻蚀掉，仅剩Si鳍层，器件将表现出异常特性。刻蚀工艺正成为器件缩放和封装的关键步骤，影响集成密度提升和器件性能改进。因此建议通过仿真优化等离子体反应器操作，以调整工艺参数并改进硬件。我们将采用更新的制备参数开发Ge结器件，并通过循环热退火消除界面错位位错或减少线位错，旨在获得高质量悬浮外延Ge层结构。

背景

提高半导体器件响应速度、降低功耗的途径之一是使用高载流子迁移率材料，如Ge及其合金化合物。但异质外延时，衬底与外延层晶格常数差异会产生位错，损害器件性能。传统制备Ge基器件需在Si衬底上先生长较厚Si/Ge缓冲层或牺牲层，再外延Ge层，随后顺序进行各向异性和各向同性刻蚀去除部分缓冲层保留Ge外延层。VLSI器件需高驱动电流、低关态漏电流和低供电电压，以确保高性能、低待机功耗和动态功耗。当前采用应变增强迁移率、高介质/金属栅极、22 nm节点3D器件架构[1]等技术持续缩放Si沟道CMOS。除高迁移率外，栅极全包绕（GAA）[2]和超薄体FET[3]等新架构用于改善10 nm以下节点的静电控制。Ge基GAA pFET[4]和nFET[5]（反型模式INV）已演示。但Ge INV器件结形成因掺杂剂溶解度低、扩散快、热预算低而成关键问题。为解决此问题，提出结器件（JL）[6]，使用与源漏（S/D）区相同载流子类型的重掺杂沟道作为替代。但晶体管快速缩放要求开发更有效新器件。近年JL-FET被视为下一代晶体管的有希望候选。JL-FET本质上是电阻，沟道移动载流子密度受栅极控制。开态因沟道区高掺杂存在大体电流，表面累积电流叠加其上。JL-FET需高掺杂以获得合适驱动电流，但器件横截面需足够小以实现关断。然而高掺杂JL-FET中载流子经历显著杂质散射，驱动电流显著退化[7]。JL-FET制造简单、电荷迁移率高、栅极电容低，优于INV器件[8-12]。近期双栅[13]和体系三栅[14] Ge JL-FET pMOSFET分别在GeOI衬底和体Si上演示。

微电子器件持续缩小、工艺要求日益严苛，等离子体建模仿真作为反应器设计、控制、优化工具愈发重要[15]。基于长度和时间尺度差异，多种技术模拟等离子体工艺行为。计算流体动力学（CFD）广泛用于预测工程设计流场、外推实验极限，其建模应用于流场混合现象[16]，但在刻蚀工艺中鲜有研究。因此本研究拟详细表征刻蚀用等离子体反应器热流场，推导有益实验的数值参数。

本工作通过刻蚀在Si及其他合金半导体上形成悬浮外延Ge层用于器件集成。仿真结果将经实验验证，因此将修正数值模型的初始边界条件和参数以提高数据可靠性。预期通过实验和仿真获得最优参数改进刻蚀技术，以更高制备质量和更低成本实现晶体管开发。

方法/实验

起始衬底为顶层70 nm Si层（p型，9-18 Ω·cm）的SOI晶圆。经RCA SC-1和SC-2标准清洗去除有机物、金属杂质和颗粒，去离子水冲洗并N₂干燥。Ge膜在低压化学气相沉积外延反应器（Epsilon 2000, ASM）中用10% GeH₄前驱体沉积，H₂作载气。Ge沉积前在850°C、10 Torr下原位HCl预处理准备晶圆表面。随后降温至400°C用10% GeH₄在SOI上生长Ge膜。沉积Ge膜厚度用透射电镜（TEM，热发射肖特基型，0.5-200 kV）测定。Ge膜结晶性经X射线衍射（XRD，D8A, Bruker, CuKα, λ=1.5408 Å, 20-70°）分析。另用X'Pert MRD（PANalytical）系统在(004)衍射峰附近做Ω-2θ扫描。用双折Ge{400}道道晶体准直器选择CuKα1辐射。标准XRD测量中样品水平固定，光源和探测臂按θ-θ模式移动。倒易空间映射用中分辨率模式配合上述准直器，探测臂前闪烁计数器前置0.4 mm宽狭缝。Ge层厚度经椭偏仪（M2000, J.A. Woollam Co., λ=193-1690 nm）测定。鳍状结构用Cl₂/HBr气体各向异性等离子体刻蚀形成。ZrO₂/TiN栅极形成后，源漏区注入B（1×10¹⁵ cm⁻², 15 keV）并550°C快速热退火30 s激活。

高选择比Ge干法刻蚀机制

电子和中性粒子反应各向同性，离子反应高度定向且随偏置电压变化。调节偏置功率可沿期望方向加速离子辅助刻蚀反应。普遍认为Br不自发与Si反应，需高能离子。离子辅助Br和Cl原子在活化下可自发与Ge或Si反应生成挥发性GeBr₄、GeCl₄、SiBr₄、SiCl₄并从表面解吸抽离。离子辅助Si与Br反应表现出高各向异性。HBr用于偏置功率变化时获得更高垂直刻蚀率，证实在Cl₂中加入HBr可提高刻蚀率[17]。因Cl和Br基等离子体通过离子辅助机制刻蚀Ge和Si，可通过偏置衬底控制Br⁺、Br²⁺、HBr⁺、Cl⁺、Cl₂⁺等离子能量。顶面刻蚀和颈部区域侧向刻蚀率随偏置功率变化无显著变化。HBr混合气刻蚀鳍结构颈部发现欠刻，因Ge/Si界面沿缺陷侧向刻蚀增强。掩膜侧壁离子轰击也可能影响形貌演变，随剖面加深和侧向离子速度分量增加而放大。因HBr等离子体刻蚀高角度依赖性[18]，可推断Ge/Si界面晶体结构因错位位错部分束缚原子及较弱Ge-Ge和Ge-Si键而相对脆弱。调节HBr/Cl₂比例和偏置功率可在Ge器件制备中获得不同鳍状结构。Ge和Si刻蚀性质相似，刻蚀Si的气体通常以更高速率刻蚀Ge。Ge-Ge和Si-Si键强度分别为263.6±7.1和325±7 kJ/mol[2]。施加不同偏置功率调节垂直刻蚀率。栅极堆叠工艺后记录图像。垂直刻蚀率按相对氧化层膜高计算。侧向刻蚀率从鳍顶面和靠近Ge/Si界面颈部两部分测定。总之，偏置功率实验证明为刻蚀工艺最关键参数，从而影响器件特性。

本研究所有刻蚀在Lam Research TCP 9600反应器进行。这是变压器耦合等离子体反应器，允许独立控制线圈（顶电极）功率和衬底（底电极）偏置。采用He背面冷却有效控制衬底温度。样品安装在6英寸Si载片上用真空油固定后引入刻蚀腔。利用HBr/Cl₂化学进行各向异性刻蚀。工艺压力控制10 mTorr。详细实验装置和条件见Hsu等[4]研究。

物理模型

CFD用于获取反应器内部信息，因腔内Knudsen数较大，流动视为滑移边界条件的层流（图1）。仿真中等离子体热流在动量方程中视为混合物；粒子输运在物种控制方程中考虑；化学反应发生在受体壁上。图3示例仿真模型。进口气体为Cl₂和HBr混合物。进口混合物速度0.026 m/s，温度333 K。受体和腔壁加热至473 K运行温度。等离子体流在电位偏置驱动下在受体表面均匀、可重复发生化学反应，最终从反应器排出。CAD软件建立实体建模后，用50,000节点结构化网格构建网格系统（图3）。任意控制体V中标量量ϕ的瞬态守恒方程积分形式为[19]：

d/dt ∮_V ρφ dV + ∮ ρφ v→·dA→ = ∮ Γ∇φ·dA→ + ∫_V S_φ dV (1*)

ρ为密度；v→为速度矢量；A→为面积矢量；V为体积；Γ为ϕ扩散系数；S_φ为单位体积ϕ源项。符号ϕ可替换为1（连续性方程）、u,v,w（X,Y,Z方向动量方程）、Ci（反应器腔内物种输运方程）。式(1*)用有限体积法在广义坐标系表达。结合边界条件后，式(1*)可线性化为计算域代数方程组，用CFD技术中的SIMPLE算法求解[19]。注意半导体制备远低于大气压，此低压下流体处于滑移区，常用无滑移边界条件不再适用。本等离子体流在极低压滑移区（自由分子流与连续介质间）[20]，故数值仿真施加速度和温度滑移边界条件。

半导体材料Si(s)和Ge(s)在加热受体表面通过以下表面反应刻蚀：

Cl₂ + Si = SiCl₄ (2*.1)

4HBr + Si = SiBr₄ + 2H₂ (2*.2)

2Cl₂ + Ge = GeCl₄ (2*.3)

4HBr + Ge = GeBr₄ + 2H₂ (2*.4)

Si刻蚀式(2*.1)(2*.2)和Ge刻蚀式(2*.3)(2*.4)化学反应相似。以下仿真演示氯化氢溴混合气Si刻蚀过程。

结果与讨论

材料表征

SOI衬底上Ge层横截面TEM图见图2a。可见Ge/Si界面存在错位位错，导致贯穿外延Ge膜的线位错。这些线位错被认为适应Ge和Si热失配。多数线位错在界面80 nm内终止，但也有很多延伸至膜面。SOI上外延Ge膜注入硼并激活，以考察掺杂分布和激活水平。Ge层顶部130 nm部分硼激活率~85%（图2b，PCOR-SIMS和展布阻力谱SRP）。Ge层底部靠近Ge/Si界面处空穴浓度显著下降，因缺陷存在及SRP测量极限。制备器件中靠近Ge/Si界面的缺陷Ge经选择性刻蚀去除，故沟道区PCOR-SIMS和SRP测量应准确。最大激活水平~3×10¹⁹ cm⁻³完全符合常规激活极限。因硼注入时低温激活（550°C），寄生Si沟道附近S/D高电阻（图2），阻止寄生Si导电。图3展示TiN/ZrO₂/Ge金属-绝缘体-半导体电容（MISCAP）C-V特性。为防止高介质沉积和退火形成不稳定GeOₓ层，通过NH₃/H₂远程等离子体处理在Ge(001)表面插入氮化物Ge₃N₄而非GeO₂作界面层。ZrO₂在250°C原子层沉积20循环。测得C-V曲线1 kHz-1 MHz无频率色散或拉伸，一致性好。界面陷阱产生的损耗将少数载流子热激活能从p-Ge带隙能移至中间带隙能。等效氧化层厚度（EOT）0.6 nm，中间带隙附近D_it~3×10¹² cm⁻² eV⁻¹（低温电导法测得，见图4插图）。

反应器操作参数仿真

在高速个人电脑上仿真典型稳态层流等离子体流。进口气体为Cl₂（质量分数0.75）和HBr（0.25）混合物。图5a展示反应器腔内低温进口、高温内部及粒子路径线等值线。图5b显示产物SiCl₄质量分数等值线，受体上方浓度低，受体下方至出口浓度高。此外较高Cl₂质量分数利于刻蚀，仿真验证此经验（图6）。横轴为受体上一径向位置，纵轴为Si刻蚀率(kg/m²·s)。图6显示进口75% Cl₂和25% HBr混合物获得更好刻蚀工艺，本研究采用此混合物实验。

另一案例展示计算机辅助实验可行性：等离子体刻蚀腔内电势分布。基于刻蚀底层机制，开发等离子体功率密度分布2D仿真模型（图7）并拟合实测数据，确认模型准确性并辅助实验。

Sugai[21]提出自偏压电压与RF电极鞘电容(C_K)和接地电极鞘电容(C_A)相关，表达为：

V_DC = (C_K - C_A)/(C_K + C_A) V_RF (3*)

根据图7仿真，自偏压约-700 V，接近式(3*)理论值-650 V。因此建议利用仿真优化，不仅调整工艺参数，也改进硬件，确保全程均匀性，实现高质量、低成本优化工艺。

器件制备与表征

外延Ge层经电子束光刻图案化为所需尺寸鳍。用Cl₂/HBr基等离子体各向异性刻蚀去除Ge/Si界面附近高缺陷Ge。利用Ge对Si的高刻蚀选择比和缺陷区增强刻蚀率[4]在SOI上形成悬浮Ge鳍。沉积SiO₂盖层后成栅极间隔物。定义有源区后分别用ALD形成ZrO₂栅极堆叠。制备器件沟道横截面见图8。鳍宽(W_fin)用于沟道浓度8×10¹⁹ cm⁻³，该浓度用范德堡法在SOI上毯层Ge外延层提取。注意沟道可控性随沟道浓度和W_fin增加而下降[12,13]。大沟道浓度需小W_fin维持低SS。最终定义并沉积栅极电极。图9展示鳍宽18 nm、栅长90 nm三角形Ge FinFET输出和传输特性。Ge JL-FET I_on/I_off高达10⁵，亚阈值摆幅(SS)~100 mV/dec。图10展示Si JL-FET传输特性，I_on/I_off~10⁸，SS 90 mV/dec，L_g 80 nm，W_fin 20 nm。图8插图显示栅极电压跨度ΔV_g约0.5 V，接近Ge带隙(E_g/q=0.66 V)，确认图8 I_d-V_g曲线为Ge FinFET。但图6（原文应为图10）ΔV_g约1.8 V，接近Si带隙(1.1 V)而非Ge(0.66 V)，故图10曲线为Si JL-FET而非Ge JL-FET。此观察基于半导体器件物理，有Ge和Si FinFET实测I_d-V_g曲线及横截面TEM/EDS Si映射支持。图11插图清晰显示：Ge过刻蚀后意外形成的Si JL-FET输出和传输特性，I_on/I_off高达10⁸，但-1 V下导通电流仅17 μA/μm。高I_on/I_off归因于Si层而非Ge层。仅剩Si层时器件实为Si JL-FET而非Ge JL-FET。

结论

确认仿真模型与实测数据关系。建议利用仿真优化，不仅调整工艺参数，也改进硬件。借助数值仿真确定反应器操作参数，展示了通过实验优化Ge/Si沟道刻蚀工艺参数，以改进刻蚀工艺并辅助晶体管开发，提高制备质量、降低生产成本。实验结果表明为Ge FinFET开发的干法刻蚀技术对高鳍CMOS器件制备也极有用。