新型三明治铟欧姆接触赋能亚10 nm InSe场效应晶体管：理论研究

摘要

二维硒化铟（InSe）作为未来CMOS节点的有望沟道材料，实验器件展示~2000 cm²/V·s载流子迁移率和>10⁸开关比。理论预测InSe FET在弹道极限下可保持高性能至亚10 nm栅长，但低电阻欧姆接触仍是主要瓶颈。本文提出新型三明治铟接触架构——铟/InSe/铟，同时消除隧穿势垒、抑制肖特基势垒并提供有效n型掺杂。第一性原理计算显示接触电阻降至0.032 ± 0.002 Ω·mm，较传统顶部接触降低50%以上。7、5、3 nm栅长器件模拟表明，三明治接触分别提升驱动电流69.4%、50%、49%，降低固有延迟20.4%、16.7%、18.9%。能量-延迟积（EDP）基准显示，三明治接触InSe FET超越MoS₂器件，满足国际半导体技术路线图（ITRS）2024规格，逼近理想黑磷FET上限。研究确立三明治结构为下一代逻辑技术高性能InSe晶体管的有力路径。

引言

二维（2D）半导体因原子级薄体、优异静电控制和优于体材料的载流子迁移率，成为下一代互补金属氧化物半导体（CMOS）器件的热门候选。除石墨烯外，2D材料家族——包括过渡金属二硫属化物（TMDs）、黑磷（BP）和硒化铟（InSe）——提供实现FET高开关比的带隙。TMD基FET因大有效质量实现高达10⁸开关比，BP器件受益于~1000 cm²/V·s迁移率和显著各向异性。InSe近期展示出室温2000 cm²/V·s迁移率和>10⁸开关比，成为亚10 nm缩放的有力竞争者。然而，缺乏可靠掺杂方法和高质量欧姆接触阻碍InSe FET理论潜力的实现。多数2D器件作为肖特基势垒FET（SBFET）工作，金属/半导体界面施加显著接触电阻限制电流密度。实现低电阻、重掺杂接触是高性能2D晶体管的核心挑战。为解决此瓶颈，我们提出采用铟电极位于InSe沟道两侧的新型三明治欧姆接触几何结构。近期实验和理论研究确认铟为InSe有望的金属，提供良好能带对齐和强轨道重叠。本文利用第一性原理计算系统评估三明治设计的电子结构和接触电阻，并将7、5、3 nm栅长下的晶体管性能与ITRS 2013/IRDS 2024规范及其他最先进2D FET对标。

方法

所有原子结构用维也纳从头计算模拟包（VASP）优化，平面波截断能335 eV。InSe晶格常数收敛至4.029 Å，与实验吻合。铟金属参数取自CRC手册。初始铟/InSe界面用4×1×1 InSe和5×2×1铟(001)板构建，平均应变1.32%。顶部接触和三明治几何均用optB88范德华泛函松弛，力收敛<0.02 eV/Å。两探针计算接触面积16.19 Å × 6.41 Å。为提取接触电阻，采用两探针模型，接触下InSe沟道重掺杂（1×10¹⁴ e/cm²）以抑制外延串联电阻。电流-电压特征用Landauer-Büttiker形式计算。器件模拟用QuantumATK中的非平衡格林函数（NEGF）形式。沟道、源、漏沿输运方向构建，3 nm栅长器件设1 nm栅下垂以缓解带带隧穿。采用双极化基组和90 Rydberg能量截断，布里渊区用8/Å⁻¹ × 11/Å⁻¹ × 180/Å⁻¹ k点网格采样。所有计算全自洽。

固有延迟（τ）计算为τ = (Q_ON − Q_OFF)/I_ON，Q_ON和Q_OFF从|V_DS| = 0.68 V (2019 nm)、0.64 V (2021 nm)、0.64 V (2024 nm)的电容-电压特性提取。功率-延迟积（PDP）定义为PDP = (Q_ON − Q_OFF) V_DS。

结果与讨论

决定2D材料欧姆接触质量的三个关键因素：隧穿势垒、肖特基势垒（SB）高度和界面轨道重叠。图4a显示三明治接触将有效隧穿势垒从顶部接触的5.48 eV降至2.38 eV——降低56.6%，并缩短范德华间隙0.66 Å。平面平均电荷密度（图4b）显示三明治结构在界面提供更高电子密度，轨道重叠增强。Mulliken布居分析给出三明治接触n型掺杂水平1.6×10¹³ e/cm²，近乎顶部接触的2.8倍，接近2D隧穿FET模拟用的重掺杂水平。态密度（DOS）图（图4c）揭示铟-InSe相互作用在两种接触方案中均使InSe带隙金属化，但三明治接触实现更大金属诱导能隙态密度。费米能级钉扎分别位于导带底上方0.07 eV（顶部）和0.27 eV（三明治），有效消除SB。两探针模拟提取的接触电阻（图4d）显示两接触类型均呈线性I-V特征，确认欧姆行为。三明治设计得出0.032 ± 0.002 Ω·mm电阻——比顶部接触低50%以上，凸显双接触面积的优势。器件性能指标见图5。所有节点亚阈值摆幅（SS）保持<100 mV/dec，2019 nm器件达61.8 mV/dec（顶部）和64.4 mV/dec（三明治）。三明治接触使漏极电流（I_DS）在2019、2021、2024 nm节点分别提升69.4%、50%、49%。开态电流（I_ON）在所有节点超越ITRS高性能（HP）要求，三明治器件额外增益分别为38.2%、27.3%、20.5%。固有延迟（τ）随开关比绘制于图6。所有器件τ < 0.15 ps，远低于ITRS 2013目标0.44-0.46 ps。三明治接触在高开关比下分别降低τ 20.4%、16.7%、18.9%，实现不牺牲驱动电流的更快开关速度。最后，能量-延迟积（EDP）在图7中与其他通过实验验证的2D FET对标。所有三明治接触InSe器件EDP低于ITRS 2024要求，超越MoS₂ FET，逼近BP FET性能上限。最佳EDP出现在3 nm栅长器件（2024 nm节点），凸显三明治架构的缩放优势。综上，三明治铟接触不仅缓解了高性能InSe晶体管的关键障碍——隧穿势垒、SB和掺杂，还实现了超越行业路线图目标、媲美最佳2D FET的器件指标。

结论

我们为InSe FET引入三明治铟欧姆接触，有效消除隧穿势垒、移除肖特基势垒并诱导大量n型掺杂。接触电阻降至0.032 ± 0.002 Ω·mm，较传统顶部接触提升>50%。7、5、3 nm栅长器件模拟显示普遍性能增益：开态电流提升20.5-38.2%，固有延迟降低16.7-20.4%（相对ITRS HP基准）。EDP分析表明三明治器件超越MoS₂ FET，满足2024 ITRS要求，逼近BP FET理论极限。结果确立三明治架构为下一代CMOS技术高性能InSe晶体管的可行路径。

数据与材料可用性

本研究使用的数据集可应合理请求从通讯作者处获取。

缩略语

2D

二维

CMOS

互补金属氧化物半导体

TMDs

过渡金属二硫属化物

BP

黑磷

InSe

硒化铟

FET

场效应晶体管

SB

肖特基势垒

2D FET

基于2D材料的FET

ITRS

国际半导体技术路线图

vdW

范德华

UL

栅下垂

NEGF

非平衡格林函数

DOS

态密度

SS

亚阈值摆幅

HP

高性能

τ

固有延迟

PDP

功率-延迟积

EDP

能量-延迟积