查看RTOS Revealed系列 本文继续探讨信号量。 信号量实用服务 Nucleus RTOS提供四个API调用，为信号量管理提供基本实用功能：重置信号量、检索详细信号量信息、统计应用中信号量总数、获取所有信号量对象指针。前三函数在Nucleus SE中完全实现。 重置信号量 与大多数内核对象不同，重置信号量将其恢复到指定初始计数，而非简单重新初始化为编译时值。阻塞在信号量上的任务立即被唤醒，收到返回码NUSE_SEMAPHORE_WAS_RESET(或Nucleus RTOS中的NU_SEMAPHORE_RESET)。 Nucleus RTOS重置信号量API调用 服务调用原型： S

查看RTOS Revealed系列 邮箱在早期文章中作为Nucleus SE中最简单的任务间通信机制之一被引入——仅次于信号。它们提供低成本、高灵活性的方式在任务间传递简单数据。 使用邮箱 在Nucleus SE中，邮箱在构建时定义。每个应用最多可配置16个邮箱。若配置零邮箱，编译器省略所有相关数据结构和API代码，保持二进制精简。 邮箱本质是可容纳单个ADDR类型变量的存储槽。同一时间仅允许一个任务写入邮箱。一旦满，后续写入尝试将失败，直到邮箱被读取或重置。视API选项而定，写满邮箱尝试可能返回错误或挂起任务直至有空间。 邮箱 vs 队列 某些操作系统用单入口队列替代邮箱。队列可模仿邮箱行为

自2011年首发以来，ARMv8架构在移动设备中无处不在。ARM CEO预测ARMv8处理器到2020年将占全球市场25%。软件支持随之跟进，继承长期建立的ARM生态特性与原则。 然而服务器领域格局迥异。x86服务器统治数十年，ARMv8仅近年在部分企业细分市场开辟立足点。ARM在该领域的新颖性，加上ACPI、UEFI等关键标准晚期适配，塑造了其固件栈演进。 本文提供ARMv8服务器系统固件架构高层概览。非详尽无遗，读者应注意新处理器发布可能引入不同技术方案，需更新方法。 当前ARMv8服务器固件实现采用模块化，优势在于跨服务器和嵌入式固件复用组件、隔离变更。图1展示模块加载序列与交互。 图1

编者注：Max正积极征集电子计算器和求解器建议，以丰富EEWeb工具箱。请告诉我们您认为哪些工具值得入选精选列表。 偶尔，灵感火花点亮一天——今天的启示不例外。我刚被高层告知，我们将向EEWeb不断增长的资源库添加新电子计算器。 (来源：pixabay.com) 管理层渴望实实在在的成果，而非延迟理由。他们想知道为何扩充未更早启动。重点是为社区交付价值——及时、相关的计算器，助力电子系统设计师。 我们目前提供部分专用计算器和求解器(不含原理图捕获、仿真、PCB布局等全功能工具)。简述已支持类型： 功率计算器——电压、电流、电阻、功率因数。 声学计算器——频率响应、声压级。 热仿真求解器——

作为曾发起并支持过多个众筹项目的人，我常收到创作者咨询如何简化原型。Forrest Bao发来这样一条消息，宣布一个开源项目，承诺消除Arduino与面包板间跳线的痛苦。 你好，我想报告一个开源项目，能大幅加速Arduino原型开发。它能消除Arduino与面包板间跳线的痛苦。目前正在众筹。链接：www.crowdsupply.com/loser/breadshield BreadShield(下图)将Arduino直接连接到面包板，替换原型中常见的凌乱跳线阵列。概念简单而强大：该板是紧凑焊接接口，将Arduino引脚与面包板行对齐，实现整洁、永久连接。 项目Crowdsupply视频截图

随着高速模数转换器(ADC)采样率提升，ADC输出数据中的代码错误——也称闪烁码——问题日益凸显。代码错误定义为ADC输出代码中超出定义阈值的错误。阈值最常定义为错误幅度超过ADC预期噪声幅度的电平，使错误在噪声中易于识别。 另一种解释该错误阈值定义的方式：错误幅度发生的概率超过ADC假设高斯分布噪声下该幅度的预期概率。 图1 展示ADC输出样本中发现的代码错误示例。错误样本与理想正弦波拟合对比时清晰可见，远超图中其他样本的噪声。 图1: ADC输出代码错误示例. ADC代码错误率(CER)，有时称字错误率(WER)或亚稳态错误率，定义为每样本平均错误数，通过计算连续错误间平均样本数测

上一篇文章“Arm Cortex-M低功耗模式基础”中，我概述了每个Cortex-M处理器可用的基本低功耗状态，以及如何用WFI和WFE指令进入睡眠。下一个合乎逻辑的问题是：这些模式在真实单片机上如何实现，对嵌入式系统整体功耗预算有何影响？本文通过NXP Kinetis-L Freedom板实操实验，量化收益与权衡。 低功耗模式实验 评估低功耗行为最可靠的方式是让器件在各种电源状态运行并测量电流消耗。本研究复用NXP Kinetis-L Freedom板——我曾在众多产品和课程中使用的平台——获取实测数据。虽然单片机通常是板卡最大功耗源，但测量整个系统电流至关重要：其他元件（如稳压器、传感器、

功耗是半导体设计中单一最大成本驱动因素。耗能更高的芯片需要更大、更贵的电池供便携设备，更高规格散热方案、更健壮电源分配系统。这些额外组件推高制造成本、压缩利润率、阻碍市场成功。即使墙电供电系统——服务器、存储阵列、网络设备——也支付巨额运营账单；部分数据中心电费超硬件寿命内价值。极端功耗下，液冷等复杂基础设施成强制，进一步推高资本和运营支出。因此，降低平均功耗是普遍目标，抑制峰值功耗常为防热失效的关键要求。 功耗分析挑战 为达成这些目标，业界采用从电路级优化到应用感知软件功耗管理的低功耗技术谱系。然而，评估这些措施真实影响需在设计验证阶段准确估算平均和峰值功耗。依赖流片后数据不可接受；产品可能

当今电子产品要求紧凑、低功耗封装，在日益收紧的尺寸甚至柔性基板上集成信号处理、传感、成像、电源管理。这些需求挑战传统刚性PCB，推动设计师走向适应智能手表、IoT设备、可穿戴技术等收缩外形的新型微型化格式。 设计师现须应对更细走线、高速信号路径、严格阻抗控制、密集过孔布局——同时适应改性基板和对嵌入式元件的更重依赖。这些约束影响可靠性、功能性、功耗，最终决定产品成败。 关键设计挑战 电池寿命仍是紧凑设备核心。信号损耗和传播延迟会侵蚀续航，因此设计师聚焦信号完整性、电源管理、EMI缓解。柔性PCB在弯折时尤其面临阻抗漂移，进一步考验信号质量。 无源元件——电阻、电容、电感——常因空间限制必须直接

自电子设计诞生以来，Bug不可避免，调试成为与故障、错误角力的必修课——看谁能胜出、胜得多彻底。 调试技术的演进与其支撑的设计一样引人入胜。从简单的激励-响应-观察法，到今天精密的工具、设备、方法论，领域与日益复杂的系统同步成长。2017年，基于功能I/O的调试登场，开启新纪元，承诺更高效率和能力。 历经数十年全球创新，我从1984年起参与调试。要理解我们正经历的范式转移，回顾塑造行业的里程碑很有必要。 1970s–1980s 当时系统设计与今大异。典型板卡包含CPU、(EP)ROM、RAM、以及PIC、UART、DMA控制器、定时器、I/O设备等外设IC，每个实现于独立芯片。 1980年代单

现代VLSI设计中，可靠复位机制对建立已知启动状态至关重要。本文探讨异步复位与同步时钟的协调挑战，并呈现适用于ASIC和FPGA环境的经验证策略。 异步复位广泛用于上电后无需等待时钟沿即将同步逻辑带入定义状态。然而，其释放必须与系统时钟精心配时，以避免亚稳态和间歇性故障——这些问题在大型、多时钟域设计中尤为严重。 我们回顾异步复位核心要求，评析传统同步化与分发方法，并引入提供更快、更简单、更可靠收敛的进阶技术。分章节详述ASIC专用和FPGA专用最佳实践，并附图解特殊案例。 第1部分（本文）概述关键问题；第2部分展开ASIC与FPGA解决方案，第3部分提供额外用例洞察。 1. 异步复位挑战 数

引言 异步复位是VLSI电路的第一道防线，确保所有时序逻辑上电后从已知状态启动。当复位信号释放未与时钟域妥善协调，设计师会遇到间歇性、难以追踪的故障——尤其是大型、多时钟域ASIC，或复位信号需路由到数百万触发器的FPGA中。 异步复位的挑战 除同步化外，异步复位网络的广度带来显著布线和面积挑战。问题随时钟域数量和所需扇出规模而扩大，在资源分配上类似时钟树综合(CTS)。 系列概览 第1部分：同步化问题识别与传统缓解方法。 第2部分（本文）：ASIC与FPGA中更快、更可靠复位分发的进阶技术。 第3部分：特殊案例解决方案与实用贴士。 2. 异步复位时序收敛技术 高延迟复位网络的大型设计常难

网上有大量实时操作系统（RTOS）可用（见精选列表这里）。遗憾的是，其中许多项目已废弃或不再维护。 在少数保持活跃的项目中，大多仅针对单一微控制器或窄芯片家族。即使多平台RTOS，也常缺乏USB、以太网、Wi-Fi、6LoWPAN、图形LCD、SD卡、FAT文件系统、CAN总线、RS-485等关键能力。 相比之下，NuttX RTOS开箱即用地捆绑了所有这些功能。无需移植FAT文件系统或Modbus栈到固件；一切已集成且免费使用。NuttX采用宽松BSD许可证，无授权障碍。 作为POSIX兼容RTOS设计，NuttX让开发者复用为Linux或macOS编写的代码。应用可一次编写、测试、编译，无

近期，Brian Bailey召集圆桌会议，形成两部分文章《支持CPU + FPGA》。专家们探讨了融合FPGA与CPU系统的演进现实，聚焦全新设计流如何赋能软件开发者更快推出CPU-FPGA平台。 引言 人工智能激增、连接设备爆发、数据中心工作负载加速，共同指向一个驱动力：软件开发者追求速度。FPGA与CPU间的低延迟链路，加上现代FPGA适度的功耗包络，使混合CPU-FPGA系统成为高性能需求的自然选择。然而，FPGA技术的底层复杂性常让开发者止步。 高层综合（HLS）工具显著进步，简化了C/C++到硬件的映射。但它们主要以IP为中心，在系统级决策上不足——如软硬件任务划分、流水线与并行执

十多年来，我见证了Achronix的演进——从开创性的异步FPGA架构，到如今性能媲美2 GHz同步器件、却拥有更广泛应用范围的前沿嵌入式解决方案。 2013年，Achronix推出Speedster系列高性能、高密度独立FPGA，针对专业工作负载。三年后，Speedcore产品组合扩展至Speedcore，一种可直接集成到片上系统（SoC）的高性能嵌入式FPGA (eFPGA)。这种集成相比搭配处理器的独立FPGA，提供卓越性能的同时大幅降低功耗。 (来源：Achronix) Speedcore提供预定义模块库——逻辑、DSP、BRAM、LRAM——按列组织。开发者可自定义架构的高度（每列模

听觉穿戴设备和真无线立体声耳机正快速普及，但其全部潜力仍 largely 未被挖掘。这些紧凑设备有望重新定义我们与环境的互动——提供增强听力、更丰富的享受和日常生活中更高的安全性。市场已拥抱无线音乐体验，语音激活从家电到运动相机的集成正在加速，语音界面智能持续进步。缺失的一环？将所有这些技术标准化并无缝集成到单一、用户友好的包装中。 听觉穿戴设备无处不在，但潜力未被完全挖掘(来源：Sony Mobile) 增强声音——从降噪到增强现实 智能耳机让用户在保持环境感知的同时享受高保真音频。它们能实时隔离、放大或抑制声音。例如，深度学习语音隔离实现嘈杂环境下清晰通话，选择性降噪在保留关键提示声的同时

编者注：如果RF馈线设计不当，无线PCB设计可能毁掉最完美的计划。本文改编自EEWeb，详述Arira Design信号完整性小组如何解决一个阻抗不足导致Wi-Fi性能下降的5 GHz接地共面波导（GCPW）问题。 近期一个项目中，团队被要求重新设计一个现有的5 GHz GCPW，其阻抗约为38 Ω，远低于目标50 Ω。初步测量揭示了几个容易在开发后期才被发现的设计疏忽： 未充分考虑阻焊层介电效应对走线阻抗的影响。 阻抗计算中未包含PCB蚀刻回退。 相邻非参考地平面的开窗错误。 经过彻底的仿真复查，共面几何结构得到优化，满足50 Ω要求。更新后的PCB在Wi-Fi吞吐量和可靠性上显著提升，

近年来，自动语音识别（ASR）的突破让语音从新奇事物变成了无数设备的主要交互界面。《IEEE Spectrum》将2017年称为“语音识别之年”，ZDNet在CES上报道称语音是下一个主要计算机界面。以下是当今语音生态系统及其背后技术的概览。 你的有多少设备能与你对话？语音激活已无处不在。每款旗舰智能手机——iPhone 7、Galaxy S7——都内置常驻语音助手，智能手表、可穿戴设备和听觉穿戴设备如Apple AirPods、三星Gear IconX亦是如此。许多设备缺乏传统UI，使语音成为唯一实用的交互方式。新型相机（如GoPro Hero 5）接受语音指令实现免提自拍，车载信息娱乐系统

在我的职业生涯中，我为广泛的应用领域设计过众多FPGA解决方案。遗憾的是，我也不得不挽救几个已经偏离轨道的项目。虽然每个案例涉及不同的应用和团队，但一个反复出现的模式显现出来：这些设计在编写第一行HDL代码之前，就共享着注定失败的共同特征。 （来源：pixabay.com） 基于这些经验，我总结了在挽救FPGA项目时观察到的五个常见问题： 1. 稳定的需求基线至关重要 工程师往往在需求仍在演变时就开始工作，希望能展示进度。在没有完全达成一致的基线情况下开始开发，会导致返工、延期和成本超支。在安全关键型系统（如SIL4级系统）中，详细需求是强制性的；商业系统可能允许较低的颗粒度。无论哪种情况，如

5G——第五代移动网络——正从概念加速走向现实。虽 2020 年启动初部署，标准仍在演进，许多规范仍处变动中。 但 5G 究竟承诺什么？NGMN 聯盟列出若干关键性能指标，任何 5G 标准必须满足： 为数万用户提供每秒数十兆位数据率。 都市区提供 100 Mbps 数据率。 同楼层多办公人员同时获得 1 Gbps。 为无线传感器支撑数十万并发连接。 频谱效率显著优于 4G。 覆盖增强。 信令效率提升。 延迟大幅降低。 简而言之，5G 将统一庞大用户生态——从大规模物联网部署到带宽饥渴移动宽带——支持 LTE 无法处理的新应用：VR、V2X、e-Health、任务关键服务，同时兼容现有 LT