R/2R DAC 电路是二进制加权输入 (R/2nR) DAC 的替代方案，后者使用较少的唯一电阻值。 R/2R DAC 与 R/2nR DAC 以前的 DAC 设计的一个缺点是它需要几个不同的精确输入电阻值：每个二进制输入位一个唯一值。如果在组装前需要购买、库存和分类的不同电阻值较少，则可以简化制造。 当然，我们可以将二进制加权输入 DAC 电路修改为使用单个输入电阻值，通过将多个电阻串联在一起： 不幸的是，这种方法只是用一种复杂性代替了另一种复杂性：组件的数量超过了组件值的多样性。然而，有一种更有效的设计方法。 什么是 R/2R 梯形 DAC？ 通过在加法

什么是 R/2nR DAC 电路？ R/2nR DAC 电路，也称为二进制加权输入 DAC，是反相求和运算放大器电路的变体。 （请注意，“求和”电路有时也称为“夏季”电路。） 如果您还记得，经典的反相求和电路是一个运算放大器，它使用负反馈来控制增益，具有多个电压输入和一个电压输出。输出电压是所有输入电压的反相（相反极性）和： 对于简单的反相求和电路，所有电阻器的值必须相等。如果任何输入电阻不同，输入电压会对输出产生不同程度的影响，并且输出电压不会是真正的总和。 示例：具有多个输入电阻值的 R/2nR DAC 然而，让我们考虑一下，有意将输入电阻设置为不同的值。假设我们将输

如果传感器设备本身是数字的，那么将数字电路连接到传感器设备就很简单。由于其信号的开/关特性，开关、继电器和编码器很容易与门电路连接。 然而，当涉及模拟设备时，接口变得更加复杂。需要一种将模拟信号以电子方式转换为数字（二进制​​）量的方法，反之亦然。 模数转换器 或 ADC 执行前一个任务，而数模转换器 或 DAC，执行后者。 ADC 输入电压或电流等模拟电信号并输出​​二进制数。在框图形式中，它可以表示为： 另一方面，DAC 输入二进制数并输出模拟电压或电流信号。在框图形式中，它看起来像这样： 它们通常一起用于数字系统，为控制系统（例如用于汽车发动机控制的系统）提供

如果移位寄存器的输出反馈到输入。环形计数器结果。只要施加时钟脉冲，移位寄存器中包含的数据模式就会重新循环。 例如，数据模式将在下图中每四个时钟脉冲重复一次。但是，我们必须加载数据模式。 全部 0 s 或所有 1 s 不算。这种情况下的连续逻辑电平有用吗？ 我们为将数据加载到下面配置为环形计数器的并行输入/串行输出移位寄存器做了准备。 可以加载任何随机模式。最常用的模式是单个 1 . 加载二进制1000 进入环形计数器，上面，在移位之前产生一个可见的模式。 在我们的 4 级示例中，单级的数据模式每四个时钟脉冲重复一次。 所有四个阶段的波形看起来都一样，只是从

并行输入/并行输出移位寄存器的作用是将并行数据输入、移位、输出，如下图所示。 通用移位寄存器除了具有并行输入/并行输出功能外，还可以做任何事情。 上面我们将四位数据应用到 DA DB DC DD 处的并行输入/并行输出移位寄存器 .模式控制，可能是多个输入，控制并行加载与移位。 在一些真实设备中，模式控制还可以控制移位的方向。每个时钟脉冲数据将移位一位。 移位数据可在输出 QA QB QC QD .提供“数据输入”和“数据输出”用于多级级联。 虽然，上面，我们只能级联数据进行右移。我们可以通过添加一对左指向信号“数据输入”和“数据输出”来适应左移数据的级联。 右移并入

串行输入并行输出移位寄存器类似于串行输入串行输出移位寄存器，因为它将数据移入内部存储元件，并在串行输出、数据输出引脚处将数据移出。 不同之处在于它使所有内部阶段都可用作输出。因此，串行输入并行输出移位寄存器将数据从串行格式转换为并行格式。 串行输入并行输出移位寄存器的使用示例 如果在下面的数据输入处通过一条单线将四个数据位移入四个时钟脉冲，则在第四个时钟脉冲之后，数据在四个输出 QA 到 QD 上同时可用。 串行输入并行输出移位寄存器的实际应用是将数据从单线上的串行格式转换为多线上的并行格式。 让我们用四个输出 (QA QB QC QD ) 点亮四个 LED（发光二极管

并行输入/串行输出移位寄存器完成了之前串行输入/串行输出移位寄存器所做的所有工作，并同时向所有级输入数据。 并行输入/串行输出移位寄存器存储数据，逐个时钟地移位数据，并按级数乘以时钟周期延迟数据。 此外，并行输入/串行输出实际上意味着我们可以在任何移位开始之前将数据并行加载到所有阶段。 这是一种从并行转换数据的方法 格式为串行 格式。并行格式是指数据位同时出现在单独的电线上，每个数据位一个，如下所示。 串行格式的意思是数据位在单条线路或电路上按时间顺序呈现，如下方框图中的“数据输出”所示。 下面我们来仔细看看三级并行输入串行输出移位寄存器的内部细节。 一个阶段由一个 D

串行输入串行输出移位寄存器每级延迟一个时钟时间。 它们将为每个寄存器存储一些数据。一个串入串出移位寄存器的长度可以是1到64位，如果寄存器或封装级联，则长度更长。 下图为单级移位寄存器接收与寄存器时钟不同步的数据。 D 处的“数据输入” D 类型的引脚 FF (Flip-Flop) 时钟由低变高时电平不变。 我们可能希望将数据同步到电路板上的系统时钟，以提高数字逻辑电路的可靠性。 上面说明的显而易见的一点（与下图相比）是 D 中存在的任何“数据” D 类型的引脚 FF 在时钟时间从 D 传输到输出 Q。 由于我们的示例移位寄存器使用正沿敏感存储元件，因此输出 Q 遵循

移位寄存器与计数器一样，是一种顺序逻辑 . 与组合逻辑不同，顺序逻辑不仅受当前输入的影响，还受先前历史的影响。 换句话说，时序逻辑会记住过去的事件。 移位寄存器产生数字信号或波形的离散延迟。 与时钟同步的波形 ，一个重复的方波，延迟 “n” 离散时钟时间，其中 “n” 是移位寄存器级数。 因此，四级移位寄存器将“数据输入”延迟四个时钟到“数据输出”。 移位寄存器中的级是延迟级 , 通常键入 “D” 人字拖或输入 “JK” 人字拖。 以前，很长的（数百级）移位寄存器用作数字存储器。 这个过时的应用程序让人想起用作早期计算机内存的声学汞延迟线。 串行数据传输，在米到千米的距离内，

到目前为止，所呈现的每个电路都是一个组合 电路。这意味着其输出仅取决于其当前输入。该类型电路的先前输入对输出没有影响。 然而，有许多应用需要我们的电路具有“记忆”；记住以前的输入并根据它们计算它们的输出。输出不仅取决于当前输入而且取决于输入历史的电路称为顺序电路 . 在本节中，我们将学习如何设计和构建这样的时序电路。为了了解这个过程是如何工作的，我们将使用一个例子来研究我们的主题。 因此，假设我们有一个数字问答游戏，可以在时钟上运行并从手动按钮读取输入。但是，我们希望开关只向电路传输一个高电平脉冲。如果我们将按钮直接挂在游戏电路上，它将在我们手指所能达到的尽可能少的时钟周期内传输高电平。

不完整

什么是同步 计数器？ 同步计数器 , 与异步计数器相反 , 是一个输出位同时改变状态，没有纹波。 我们可以用 J-K 触发器构建这样一个计数器电路的唯一方法是将所有时钟输入连接在一起，以便每个触发器在完全相同的时间接收完全相同的时钟脉冲： 现在，问题是，我们如何处理 J 和 K 输入？我们知道，为了在二进制序列中计数，我们仍然必须保持相同的除以二频率模式，并且这种模式最好利用触发器的“切换”模式来实现，因此事实是J 和 K 输入都必须（有时）“高”是明确的。 然而，如果我们像在异步电路中那样简单地将所有 J 和 K 输入连接到电源的正轨，这显然是行不通的，因为所有触发器都会

在上一节中，我们看到了使用一个 J-K 触发器的电路，该触发器以两位二进制序列向后计数，从 11 到 10 到 01 到 00。 因为希望有一个可以向前计数的电路 而不仅仅是向后，值得再次检查正向计数序列并寻找更多可能指示如何构建此类电路的模式。 由于我们知道二进制计数序列遵循八度（因子 2）分频模式，并且为“切换”模式设置的 JK 触发器多谐振荡器能够执行这种类型的分频，我们可以设想一个电路由几个JK触发器组成，级联产生四位输出。 我们面临的主要问题是确定如何 将这些触发器连接在一起，以便它们在正确的时间触发以产生正确的二进制序列。 检查以下二进制计数序列，注意在 0 和 1 之间的

如果我们检查一个从 0000 到 1111 的四位二进制计数序列，在 0 和 1 之间的位的“振荡”中将有一个明确的模式： 请注意最低有效位 (LSB) 如何为计数序列中的每一步在 0 和 1 之间切换，而每个后续位以前一位频率的二分之一切换。 在整个十六步计数序列中，最高有效位 (MSB) 仅触发一次：在 7 (0111) 和 8 (1000) 之间的转换。 如果我们想设计一个以四位二进制“计数”的数字电路，我们所要做的就是设计一系列分频器电路，每个电路将方波脉冲的频率除以因子 2： J-K 触发器非常适合此任务，因为当 J 和 K 输入均设为“高”时，它们能够根据时钟脉冲

我们已经看到了一个正在使用的单稳态多谐振荡器的例子：触发器电路中使用的脉冲检测器，当时钟输入信号从低到高或从高到低转换时，它会在短时间内启用锁存部分. 脉冲检测器被归类为单稳态多谐振荡器，因为它只有一个一个 稳定状态。 稳定 , 我的意思是一种输出状态，在这种状态下，设备能够在没有外部刺激的情况下永远锁存或保持。 作为双稳态器件的锁存器或触发器可以无限期地保持在“设置”或“复位”状态。一旦置位或复位，它将继续锁定在该状态，除非外部输入提示更改。 另一方面，单稳态设备只能无限期地保持在一个特定的状态。它的其他状态只能在外部输入触发时暂时保持。 单稳态设备的机械类比是一个瞬时接触按钮开关，

触发器（D、S 和 R，或 J 和 K）的正常数据输入被称为同步输入，因为它们仅以步进或同步对输出（Q 和非 Q）产生影响时钟信号转换。 我现在提请您注意的这些额外输入称为异步，因为无论时钟信号的状态如何，它们都可以设置或重置触发器。通常，它们被称为预设和清除： 当预设输入被激活时，触发器将被设置（Q=1，not-Q=0），而不管任何同步输入或时钟。当清零输入被激活时，触发器将被复位（Q=0，not-Q=1），与任何同步输入或时钟无关。 那么，如果预设和清除输入都被激活会发生什么？惊喜，惊喜：我们在输出上得到一个无效状态，其中 Q 和 not-Q 进入相同的状态，与我们的老朋

双稳态多谐振荡器的另一个变体是 J-K 触发器。本质上，这是 S-R 触发器的修改版本，没有“无效”或“非法”输出状态。仔细查看下图，了解这是如何实现的： J 和 K 输入 以前的 S 和 R 输入现在分别称为 J 和 K 输入。旧的两输入与门已被三输入与门取代，每个门的第三个输入接收来自 Q 和非 Q 输出的反馈。 这对我们来说是让J输入只有在电路复位时才有效，而K输入只有在电路置位时才有效。 换句话说，两个输入互锁 , 使用继电器逻辑术语，使它们不能同时被激活。 如果电路被“设置”，J 输入被非 Q 的 0 状态通过较低的与门禁止；如果电路“复位”，K 输入被 Q 的

到目前为止，我们已经研究了具有使能输入的 S-R 和 D 锁存电路。只有当启用输入被激活时，锁存器才会响应数据输入（S-R 或 D）。然而，在许多数字应用中，希望将锁存电路的响应限制在非常短的时间段内，而不是将启用输入激活的整个持续时间。 启用多谐振荡器电路的一种方法称为边沿触发 ，其中电路的数据输入仅在启用输入转换期间具有控制权 从一种状态到另一种状态。 让我们比较普通 D 锁存器与边沿触发的时序图： 在第一个时序图中，只要使能 (E) 输入为高电平，无论它保持高电平多久，输出都会响应输入 D。当使能信号回落到低电平时，电路保持锁存。 在第二个时序图中，我们注意到

由于门控 SR 锁存器上的使能输入提供了一种在不考虑 S 或 R 状态的情况下锁存 Q 和非 Q 输出的方法，我们可以消除这些输入中的一个以创建一个没有“非法”输入的多谐振荡器锁存电路状态。 这样的电路称为D锁存器，其内部逻辑是这样的： 请注意，R 输入已替换为旧 S 输入的补码（反转），并且 S 输入已重命名为 D。与门控 SR 锁存器一样，如果启用，D 锁存器将不会响应信号输入输入为 0——它只是保持锁定在最后一个状态。然而，当使能输入为 1 时，Q 输出跟随 D 输入。 由于 S-R 电路的 R 输入已被取消，因此该锁存器没有“无效”或“非法”状态。 Q 和非 Q 总是

在逻辑电路中，多谐振荡器仅在满足特定条件时才改变状态，而不管其 S 和 R 输入状态如何，这有时在逻辑电路中很有用。 条件输入称为启用 , 并由字母 E 表示。研究以下示例以了解其工作原理： 门控SR-锁存真值表 当 E=0 时，无论 S 或 R 的状态如何，两个与门的输出都被强制为 0。因此，电路表现得好像 S 和 R 都是 0，锁存 Q 和非 Q 输出在他们最后的状态。 只有当启用输入被激活 (1) 时，锁存器才会响应 S 和 R 输入。注意梯形逻辑中的相同功能： 门控 S-R 锁存梯形逻辑 对此的实际应用可能是相同的电机控制电路（带有两个用