工程失误在所难免，切莫因犯错就否定PCB设计能力。实际上，工程师常犯错误多源于对系统效率、信号完整性、低功耗、成本控制的「过度追求」——换句话说，源于「好心办坏事」。认清这些「好心」陷阱并及时规避，对项目顺利推进大有裨益。 系统效率篇 误区1：随意更换CPU 看到100MHz主频CPU负载仅70%，想换200MHz？系统处理能力涉及多因素，通信领域瓶颈常在存储，外部访问速度低时CPU再快也是徒劳。 误区2：Cache越大系统越快 Cache提升不一定带来高性能，有时关闭Cache反而更快——数据进Cache需多次复用才能提效。通常仅开指令Cache，数据Cache即便开启也仅限部分空间。 误

随着信息技术飞速发展，电子产品功能、品类、结构日益复杂，推动PCB设计向多层、高密度演进。因此必须重视PCB设计的EMC（电磁兼容性）：优秀的EMC设计不仅保证板上所有电路正常稳定运行、相互不干扰，还能有效降低PCB辐射发射和传导发射，防止电路受外部辐射和传导干扰。干扰是EMC的头号劲敌，但读完本文，工程师们将不再为此担忧。 PCB干扰分类 PCB干扰可分为三类： 1) 布局干扰：由PCB上元件布局不当引起； 2) 叠层干扰：由叠层设置不科学导致的噪声干扰； 3) 走线干扰：由信号线、电源线、地线间距、线宽设置不当或走线方法不科学引起。 基于此分类，可从布局规则、叠层策略、走线规则三个维度采

非功能焊盘（NFP）简介 非功能焊盘是指内层或外层上未与该层任何有源导电图形相连的焊盘。NFP不影响电信号传输，但能增强孔壁铜的附着力。图1展示了NFP的结构示意。 增加NFP意为在PTH（金属化通孔）沉铜前提供金属附着点，因此众多厂商倾向于在多层PCB制造中添加NFP以确保PTH沉铜效果。 实验设计 本实验选用相同CCL（覆铜板）材料，所有PCB均为20层，走线分别在第3层和第18层。通过对比添加NFP（方案1）与移除NFP（方案2）的插入损耗，评估NFP对信号质量的影响。鉴于PCB制造存在诸多不确定因素，除插入损耗外还需检测关键参数，以确保无其他干扰因素混入。 影响因素排查 特性阻抗

绝缘问题概述 在普通380V交流配电系统中，控制电源通常源自直流电源系统。作为电厂关键的备用电源和控制电源，直流系统最常见也最危险的缺陷在于直流接地故障。本文基于一个高频发生的绝缘缺陷案例，深入剖析导致直流控制电源绝缘下降的一系列根因。 缺陷排查与原因分析 回路介绍 文中提及的二次回路主要符合380V交流系统。在开关二次回路中，控制电源通过漏电保护装置的辅助电源端子和电流互感器部分从交流控制电源获取。后文提到的端子5和7分别指漏电直流电源输入端的正极和负极，端子8和9对应电流互感器的K和L极。 缺陷原因排查 a. 交流系统频发绝缘缺陷 交直流低压系统运行约一年后，直流接地报警频繁触发，绝缘

智能手机已成必备电子产品，超三分之一日常通讯活动通过手机完成，价值逐年攀升。预计2020年语音手机以23.5%速度减少，相反各档次智能手机保持8.0%增长趋势，含低成本低功能、中端、高端机型。 除语音通讯、邮件等基本功能，智能手机还需具备相当PC功能：网页浏览、在线通讯服务、社交媒体等。最新操作系统允许用户轻松下载特定功能窗口与多媒体自定义软件，甚至连接智能手表、PC、家电、车载设备满足更多需求。外观尺寸向大屏薄型发展，未来<8mm厚度成主流。显示器向高清(HD)大屏演进，摄像头从1600万像素升级至2000万。其他规格变化汇总如下表。 项目201420182024 平均外部尺寸(W×L×

相对延迟对信号的影响 差分信号线传输的信号含差分模分量与共模分量。差分信号幅度Vdiff = V₁ - V₂。共模信号幅度Vcm = (V₁+V₂)/2。单线电压变化同时影响差分模与共模。用数学软件绘制函数图研究影响。为便于研究，将信号模拟为上升下降时间相等的梯形波。 对差分信号的影响 正相端、负相端信号及差分信号波形见图1（实线为差分信号）。 若正相端相对负相端发生相位置换，上升/下降沿处正负相信号差值随相位变化而变。Tr取上升/下降时间中较小者。相位置换<0.2Tr时差分波形失真较小；随相位增加失真增强；超Tr时波形出现非单调区（直线段），实际信号因反射非单调区可能出现大起伏形成干扰脉

高性能计算机互联网络采用高速串行传输，传输率已发展至FDR（Fourteen Data Rate，14Gb/s），为第4代，历经SDR(2.5Gb/s)、DDR(5Gb/s)、QDR(10Gb/s)。承载互联网形成必需的PCB互联交换板与接口卡已进入FDR高速高频领域。FDR信号上升沿剧降至10ps量级，衰减、串扰、反射、电磁干扰等信号完整性问题成为功能实现与可靠运行关键。FDR互联芯片多端口、多通道、多电源域、高功耗，单板常集成多颗芯片提升吞吐率。有限空间内需兼顾器件布局散热、高密布线、板背长距传输、各类信号完整性，同时考量设计周期、制造工艺限制、成本控制，设计实现与仿真验证难度极大。本文基

开关电源技术随高集成芯片发展向微型化、高频化、高效化演进。高集成控制芯片简化外围元件，依赖设计软件易于设计，但导致设计自由度低、芯片获取难、价格低。各厂商软件仅能仿真特定芯片。实际应用中，设计符合产品需求、运行优良的开关电源至关重要。针对RFID电源模块需求，设计220VAC转0.5VDC、尺寸88mm×70mm开关电源。读标签电流近1.5A，最大输出电流设3A。 小尺寸低输出功率设计中，按Erickson R W理论，反激拓扑开关功率可用性0.385，高于正激(0.353)、全桥、半桥，故选反激结构。考虑反馈设计与电流模式控制器优势，选用电流模式PWM控制芯片UC3842。 UC3842应用

大规模、超大规模集成电路应用增加，芯片集成度提升、体积缩小、引脚增多、速率提高，推动电路板向多层、复杂化发展。高速多层PCB多用通孔实现层间连接。但不需贯穿顶底的电气连接若用通孔会产生冗余过孔残桩，严重影响传输质量。高性能高要求高速数字系统中残桩影响不可忽视。权衡成本与性能，盲/埋孔设计应运而生，有效规避残桩效应、提升系统传输质量。 以盲埋孔设计为研究对象，通过建模仿真分析盲/埋孔孔径、焊盘、抗焊盘参数对S参数、阻抗连续性等信号特性的影响，为高速PCB盲埋孔设计提供实用指导。 盲/埋孔主要参数与性能指标 高速数字多层PCB中，过孔实现不同平面互连线间高速信号连接。过孔实为连接不同层走线的电气

电子产品进步与电子技术发展紧密相关。高速发展推动产品微型化、高密度化，给PCB电磁兼容（EMC）设计带来大量干扰，其中电源与地是最关键部分。面对发展与干扰，需基于EMC干扰确定性优化设计。 电磁兼容中电源地线干扰分析 电源电路连接电子电路与电网，噪声是干扰EMC设计主因。PCB设计发展中电压也是导致电路不稳定主因。干扰主要表现：电子元件应用带来便利但提高内部设计要求；技术升级速度跟不上EMC设计需优化；逻辑芯片（DSP、CPU）受干扰性能下降。EMC干扰源于电源地线电阻。面对不良EMC，应分析优化地线电源线兼容设计提升电磁性能。高速电路电流变化快，需专用PCB设计配合EMC设计。多电路共用电

电子科技发展推动IC系统大规模、微型化、高速化。体积缩小导致布线密度大、信号频率高、边沿时间短。互连延迟超信号边沿10%时，走线呈传输线效应，信号反射、串扰等问题凸显。逻辑正确的设计若不当处理高速问题将导致整体失败，解决高速电路问题成系统成败关键。 反射原理及影响 反射原理 直接原因：传输线阻抗不匹配致信号能量未在终端完全吸收。反射反映单网信号质量，与单网信号路径及回流路径物理特性相关。PCB走线物理特性（材质、宽度、厚度、与其他平面距离、介电常数）影响传输线。信号沿单网传输时产生瞬态阻抗变化。阻抗恒定则无失真；阻抗变化产生失真，变化点产生反射，反射信号回传发射端再反射，能量衰减后电压电流趋

电子产品渗透生活各角落，PCB作为核心，其设计很大程度决定设备能否正常、安全、稳定工作。PCB设计中最关键环节是接地与抗干扰设计。设计师各有见解，技术不断进步，为设备稳定运行提供保障。本文探讨PCB抗干扰与接地策略。 数字信号与模拟信号接地 PCB设计难严格区分数模区域。电源作为公共部分难判断归属。常规抗干扰将数模电路分区布局，但电源等难分区段如何设计？本质在于芯片属性：供模拟电路电源属模拟段，供数字芯片属数字段。同一电源同时供两段时，采用桥接法从另一部分引入。此法适用小系统或简单PCB，大型复杂系统易引发问题，尤以布线跨越分区间距导致EMI问题突出。如典型A/D转换器，厂商建议AGND/D

近年来数字视频、移动通信产品推动PCB向轻薄、小型化、多功能、高密度、高可靠发展。有限布线空间导致过孔、线间极限间距，铜填充工艺使密度提升10%-30%。图1为基于铜填充的HDI板。 盲孔铜填充工艺节省布线空间、可靠性高、工艺相对简单低成本，将在HDI制造大规模应用。但仍存在巨大凹坑、漏铜、孔内空洞等问题。空洞成因复杂，本文探讨原因及对策，提升良率。 失效分析 空洞成因多元，需从特性与形成机制逐一分析优化。 盲孔内气泡 气泡来源：外部带入、自身反应。铜填充前通常闪镀铜增强导电利于存储。长时间暴露空气易氧化，停留时间不宜过长。预处理不良致气泡、氧化层未除，大幅增加空洞率（图2）。 阳极反

EMI机制与解决方案 EMI三要素：干扰源、传输路径、敏感设备。明确易解与难解因素，在布局、布线、接地中加以考虑。 布局 按功能分区，敏感单元重点关注。原则： a. 高速电路考虑引脚分布参数，引脚分布电容对高速时钟至关重要，分布电感可能导致振荡。布局高密度、缩短引线长度，利于后续布线、降低EMI。 b. 模拟与数字器件分区布局。数字信号谐波丰富，干扰模拟信号，需谨慎处理。 c. 时钟单元是高速电路核心，等效噪声源，不可置于PCB边缘，应置中心，大幅降低EMI。 布线 低成本下尽量扩大地平面降低EMI。严控成本时需慎重考虑层数与叠层序列。信号分类布线：高速/低速分开。考虑噪声源抑制、阻抗匹配

阻抗分析 电源层与地层可视为大板电容，容值C = k·A·εr/d。其中k=0.2249 inch，A为平行面积，εr为介电常数（FR4约4.5），d为电源地间距。以2×1inch板、间距20mil为例，等效电容约101.2pF，自去耦电容极小，阻抗通常达几欧，远不足以降低阻抗。 用SIWAVE 2.5D仿真工具对有源器件U41电源地网络进行0-1GHz扫频阻抗仿真，得到阻抗曲线（图1）。曲线随频率变化，在670MHz、730MHz、870MHz拐点处阻抗剧烈变化。 抑制方法 去耦电容抑制阻抗的理论分析 电源自去耦不足，必须引入去耦电容。图2为复合电源系统，图3为等效模型。电路方程V=Z·

电路模块SMT焊接可靠性研究 虚焊指锡层未完全润湿焊件，组件焊接面与PAD未形成金属合金层，外力致元件松动接触不良，焊点高度小于（最小焊点高度+可焊高度）的25%。 常见原因：锡膏质量差、助焊剂成分问题、元件脚氧化、PAD表面处理不良、焊接参数设置不当、回流焊不稳定。 问题原因分析 核心模块基板分析 145），基板底部覆较厚阻焊膜。回流焊因Tg低导致轻微翘曲变形，二次回流时焊接可靠性下降，出现虚焊。 锡膏量分析 常规工艺要求钢网厚度0.13mm，核心模块焊盘锡膏厚度亦为0.13mm。因模块变形导致虚焊、焊接可靠性低，产品面临质量风险。 改进实验 基板材料与实验设计 175）。重新设计基板

理论分析 双面丝网印刷阻焊是指先在PCB一面印刷液态阻焊，再利用丝网印刷钉床翻板印刷另一面，实现双面连续印刷，缩短停留与加热时间，提升制造效率。 制作钉床需在底板与PCB板边、过孔位置对应处植入支撑钉。工艺复杂、技术要求高，依赖熟练工操作，面对高复杂度或新机型板仍易出现少钉、钉分布密度不足、位置偏差等问题。 因此需分析不同钉分布密度对PCB阻焊印刷的影响，制定合理的钉分布规范，提升钉床制造效率与双面印刷质量。 实验设计 实验因子与水平设计 选取三种钉分布间距（5.0cm、8.0cm、10.0cm）与三种板厚（0.8mm、1.5mm、2.0mm）交叉匹配，共9组实验，每组2块板，详见表1。

电子技术飞速发展推动元件高密度化，促使 PCB 设计师必须具备抗干扰设计能力。设计过程须遵循 PCB 通用设计原则和抗干扰要求。抗干扰能力直接关系电子产品有效性和稳定性，被视为设计关键点。设计前期充分考虑抗干扰，可避免后期补救措施，节省时间。 PCB 干扰源分析 PCB 干扰源包含三要素： 干扰源：产生干扰的元件、器件或信号，如继电器、可控硅、电机、高频时钟 敏感元件：易受干扰的对象，如 A/D（D/A）转换器、单片机 (SCM)、数字 IC 等 传输路径：干扰从源头传至敏感元件的路径/介质。按路径分传导干扰和辐射干扰。前者通过导线传导，可在导线加滤波器或光耦隔离切断高频噪声；后者通过空间传

串扰理论 基于电磁理论，串扰指两信号线间电磁解耦。是信号线间互容和互感引起的噪声。 图 1 中两平行线，一线一端有信号源 Vₛ 和内阻 Z_OG，另端有负载阻抗 Z_LG，通过地形成闭环。另一线仅有电阻 Z_OR 和 Z_LR，单线对地结构。有信号源的线称发射线/干扰线，另一线称接收线/受干扰线。 驱动信号通过发射线时，寄生电容产生方向相反的干扰信号。驱动信号产生变化磁场，穿过接收线感应出方向相反的干扰电流。干扰电流 (2) 和 (3) 即驱动信号从发射线解耦到接收线的串扰信号。 按成因分容性串扰（互容产生解耦电压）和感性串扰（互感产生解耦电流）。按发生位置分近端串扰（接收线近端干扰信号，容

阻抗控制技术在高速数字电路设计中至关重要，必须采用有效方法确保高速 PCB 优异性能。 PCB 高速电路传输线阻抗计算与控制 传输线等效模型 图 1 展示 PCB 传输线等效效应：串联和并联电阻、电容、电感结构（RLGC 模型）。 典型串联电阻 0.25-0.55Ω/ft，并联电阻值通常很高。PCB 传输线含寄生 R、C、L，整体阻抗称为特征阻抗 Z₀。线径大、靠近电源/地、介电常数大时 Z₀ 较小。图 3 为长度 dz 传输线等效模型，特征阻抗推导公式：Z₀ = √(L/C)。L 为单位长度电感，C 为单位长度电容。 PCB 传输线阻抗与延迟计算公式 PCB 传输线类型阻抗与延迟计算